CN112670275A - 半桥式半导体器件 - Google Patents

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Abstract

本公开涉及分立半桥式半导体器件，其包括：第一共源共栅布置和第二共源共栅布置；第一共源共栅和第二共源共栅布置中的每一个包括高压FET器件管芯和低压FET器件管芯；其中，高压FET器件管芯的源极安装在低压FET器件管芯的漏极上，并连接到低压FET器件管芯的漏极；以及低压FET器件管芯的源极和高压FET器件管芯的栅极在公共连接焊盘处连接到第二共源共栅布置的高压FET器件管芯的漏极端子。

Description

半桥式半导体器件
技术领域
本公开涉及分立半桥式半导体器件。具体地，本公开涉及一种包括共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的分立半桥式半导体器件，以及组装这种分立半桥式半导体器件的相关联的方法。
背景技术
晶体管的共源共栅布置是公知的，特别是用于使用常关、低压半导体管芯来控制零栅极-源极电压、高压半导体管芯常开(或耗尽模式)。共源共栅布置可用于切换模式应用中，尤其是在需要高效能量切换的电源中。
通常，通过两个共源共栅布置100、100’之间的外部连接来实现如图1中所示的类型的半桥式布置。外部连接可以被布置为印刷电路板(PCB)上的走线(track)或导电迹线，或者被布置为两个共源共栅布置之间的导线连接。在半桥式布置中，第二共源共栅布置100’的漏极连接到第一共源共栅布置100的与高压器件104的栅极共用的源极端子。
图1的共源共栅布置100、100’可以各自包括常关(或增强模式)低压器件102、102’，其通过高压器件104、104’的栅极到低压器件102、102’的源极以及低压器件102、102’的漏极到高压器件104、104’的源极的公共连接与各个高压耗尽模式器件104、104’串联放置。因此，当低压增强模式器件102、102’的漏极源极电压达到高压器件104的阈值电压时，高压耗尽模式器件104、104’可以被关断。因此，在具有高压耗尽模式器件104、102’的共源共栅布置中添加低压器件增强模式器件102、102’允许常开高压器件用作常关或增强模式器件。
由于在操作期间导线中的电感效应，两个共源共栅布置100、100’之间的上述连接可能遭受DC功率和开关损耗的问题。使用导线键合连接会导致较高的寄生电感和电容，这可能导致所谓的栅极回跳。栅极回跳是一种错误的导通机制，其中在高频开关操作期间，高压器件在其应处于“关闭”状态时切换到“导通”状态。此外，尤其是在高压器件的高压操作下，诸如RDSon的器件电阻可能增加，并且导线连接可能遭受故障。
已知布置存在其他问题。例如，在切换模式应用中，功率密度对于开关功率转换很重要，并且如果通过降低共源共栅和半桥式连接中的电感和电阻来使开关损耗最小化，则可以提高功率密度。
此外，上述已知的布置制造起来很复杂，并且需要两个单独且优化的器件封装件来形成上述半桥式布置。
发明内容
各种示例实施例针对诸如以上解决的问题和/或涉及改善半桥式配置中的共源共栅连接的高压和低压晶体管的电和热性能的可以从下面的公开中变得显而易见的其他问题。特别地，各种示例实施例利用优化的布局来减小寄生电感和电阻，以允许以降低的电磁干扰(EMI)和较低的电磁耦合(EMC)进行较高频率的操作。
在某些示例实施例中，本公开的各方面涉及在共源共栅布置中高压晶体管管芯相对于低压晶体管管芯的放置以及两个这种共源共栅布置之间的电连接的方式，以形成半桥式配置。
根据实施例，提供了一种分立半桥式半导体器件，包括：第一共源共栅布置和第二共源共栅布置；第一共源共栅布置和第二共源共栅布置中的每一个包括高压FET器件管芯和低压FET器件管芯；其中，高压FET器件管芯的源极安装在低压FET器件管芯的漏极上，并且连接到低压FET器件管芯的漏极；并且在公共连接焊盘处低压FET器件管芯的源极和高压FET器件管芯的栅极连接到第二共源共栅布置的高压FET器件管芯的漏极端子。
高压FET器件管芯可以是横向器件管芯，并且低压FET器件管芯是竖直器件管芯。
高压FET器件管芯可以倒装在翻转的低压FET器件管芯上。
关于第一共源共栅布置，高压FET器件管芯的栅极端子和低压FET器件管芯的源极端子可以安装在相应的接触焊盘上，关于第二共源共栅布置，高压FET器件管芯的漏极端子可以安装在相应的接触焊盘上。
相应的接触焊盘可以布置在第一公共导电构件上。
第一公共导电构件可以形成第一共源共栅布置与第二共源共栅布置之间的电连接。
第一共源共栅布置与第二共源共栅布置之间的第一公共连接可以实质上在分立半桥式半导体器件内部。
根据实施例的分立半桥式半导体器件还包括高压FET器件管芯的源极端子与低压FET器件管芯的漏极端子之间的第一公共连接和第二公共连接。
根据实施例的分立半桥式半导体器件还包括第二共源共栅布置的在低压FET器件管芯的源极端子与高压FET器件管芯的栅极端子之间的第三公共连接。
第一公共连接、第二公共连接和第三公共连接中的每一个是导电构件，该导电构件包括用于容纳相应的高压FET器件管芯和低压FET器件管芯的相应端子的接触焊盘。
高压FET器件管芯是耗尽模式器件，并且低压FET器件管芯是增强模式器件。
根据实施例，提供了一种制造分立半桥式半导体器件的方法，所述方法包括：提供第一共源共栅布置和第二共源共栅布置，第一共源共栅布置和第二共源共栅布置中的每一个包括高压FET器件管芯和低压FET器件管芯；将高压FET器件管芯的源极安装到低压FET器件管芯的漏极，并将高压FET器件管芯的源极直接连接到低压FET器件管芯的漏极；以及在公共连接焊盘处，将低压FET器件管芯的源极和高压FET器件管芯的栅极连接到第二共源共栅布置的高压FET器件管芯的漏极端子。
附图说明
为了可以详细地理解本公开的特征，参考其中一些在附图中示出的实施例进行了更具体的描述。然而，将注意，附图仅示出了典型的实施例，因此将不视为对其范围的限制。附图用于促进对本公开的理解，因此不一定按比例绘制。结合附图阅读本描述后，要求保护的主题的优点对于本领域技术人员将变得显而易见，在附图中，同样的附图标记已用于表示同样的元件，在附图中：
图1是共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的已知半桥式布置的电路图；
图2a示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的俯视图；
图2b示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的侧视图；
图2c示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的顶侧透视图；
图2d示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的背侧透视图；
图3a示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的顶侧视图；
图3b示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的侧视图；
图3c示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的顶侧透视图；
图3d示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的背侧透视图；
图4示出了根据实施例的共源共栅布置的耗尽模式晶体管管芯和增强模式晶体管管芯的半桥式布置的顶侧透视图；以及
图5a至图5h示出了根据实施例的用于组装半桥式半导体器件的示例工艺流程中的各个步骤。
具体实施方式
在实施例的以下描述中，(一个或多个)高压器件管芯可以选自基于GaN的晶体管、基于GaN的HEMT或基于SiC的晶体管，(一个或多个)低压器件管芯可以是场效应晶体管。
图2a至图2d示出了根据实施例的半桥式半导体器件200。半桥式半导体器件200包括第一共源共栅布置201和第二共源共栅布置203。第一共源共栅布置201包括高压器件管芯202和低压器件管芯206。同样地，第二共源共栅布置203包括高压器件管芯204和低压器件管芯208。在第一共源共栅布置201和第二共源共栅布置203的情况下，高压器件管芯202、204可以是耗尽模式或常开的HEMT或JFET，并且可以是例如基于GaN或SiC的器件。低压器件管芯206、208可以是增强模式或常关的MOSFET。
高压耗尽模式器件管芯202、204可以是基于氮化镓(GaN)或碳化硅(SiC)的JFET或HEMT，低压增强模式器件管芯206、208可以是基于硅(Si)的MOSFET，并且高压器件和低压器件两者被集成到单个半导体器件封装件200。如上所述的高压器件202、204和低压器件206、208是单独的半导体器件管芯。高压器件202、204和低压器件206、208在单个封装件内配置和集成以形成根据实施例的半桥式半导体器件200。
诸如HEMT的高压器件202、204各自在其公共(顶)表面上形成有栅极、源极和漏极端子，并且由此被视作横向器件，其与其中至少一个端子形成在与顶表面相对的底表面上的竖直器件相反。半桥式半导体器件200包括各种接触焊盘，其用于安装高压器件202、204和低压器件206、208中的每一个和电连接到这些器件的相应的源极、栅极和漏极端子。
关于第一共源共栅布置201，高压器件202的栅极端子H1G电连接到相应的栅极焊盘210，并且安装在相应的栅极焊盘210上。高压器件的漏极端子H1D电连接到漏极焊盘214并安装在漏极焊盘214上。漏极焊盘214一体地形成半桥式半导体器件200的漏极引脚或引线218。高压器件的源极端子H1S电连接到低压器件206的漏极端子L1D，并且直接安装在低压器件206的漏极端子L1D上。
低压器件206的源极端子L1S还相对于高压器件202安装在以上提及的栅极焊盘210上，从而完成公共高压器件栅极端子H1G到低压器件源极端子L1S的连接，并且由此完成与图1的电路一致的第一共源共栅布置的共源共栅连接。以下在公共连接焊盘的上下文中更详细地讨论该布置。
同样地，关于第二共源共栅布置203，高压器件204的栅极端子H2G电连接到相应的栅极焊盘212，并且安装在相应的栅极焊盘212上。高压器件的漏极端子H2D电连接到漏极焊盘216，并安装在漏极焊盘216上。漏极焊盘216一体地形成半桥式半导体器件200的漏极引脚或引线220。如以下所讨论的，该漏极焊盘216还形成在第一共源共栅布置201与第二共源共栅布置203之间的半桥式连接。如与第一共源共栅布置201一样，高压器件的源极端子H2S电连接到低压器件208的漏极端子L2D，并直接安装在低压器件208的漏极端子L2D上。
低压器件208的源极端子L2S还相对于高压器件204安装在以上提及的栅极焊盘212上，从而完成公共高压器件栅极端子到低压器件源极端子的连接，并且由此完成与图1的电路一致的第二共源共栅布置的共源共栅连接。
在第一共源共栅布置和第二共源共栅布置的情况下，如上所述是横向器件的高压器件202、204被旋转或倒装，使得相应的栅极端子H1G、H2G和漏极端子H1D、H2D电连接到相应的栅极焊盘210、212和漏极焊盘214、216，并且安装在相应的栅极焊盘210、212和漏极焊盘214、216上。
高压器件202、204的该翻转或倒转取向减少了诸如电感和电阻的寄生现象。寄生现象的减少是由于安装在相应的栅极焊盘210、212和漏极焊盘214、216上的相应的栅极端子H1G、H2G和漏极端子H1D、H2D的直接连接，这减小了他们之间的距离，由此减少了寄生扩散电阻和电感。
第一共源共栅配置和第二共源共栅配置两者的低压器件206、208被布置为使得漏极端子L1D、L2D设置在器件的相应的第一侧或顶侧上，栅极端子L1G、L2G和源极端子L1S、L2S设置在低压器件206、208的与第一侧相对的第二侧或底侧上。就这点而言，低压器件206、208可以是竖直器件。以该方式，低压器件206、208促进与图1的电路图一致的到相应的高压横向器件202、204的共源共栅连接。
低压器件206、208的栅极端子L1G、L2G电连接到相应的栅极焊盘222、224，并安装在相应的栅极焊盘222、224上，相应的栅极焊盘222、224各自形成用于相应的低压器件206、208的栅极引脚或引线。
对于第一共源共栅布置201，高压器件202的栅极端子H1G电连接到低压器件206的源极端子L1S。通过漏极焊盘216(以上关于高压器件的漏极端子H2D的漏极焊盘所讨论)的方式来实现该连接，其中，漏极焊盘216用作电气上和机械上用于第一共源共栅布置201的共源共栅连接和第一共源共栅布置201到第二共源共栅布置203的连接的公共连接焊盘216。就这点而言，高压器件202的栅极端子H1G、低压器件206的源极端子L1S和高压器件204的漏极端子电连接和机械连接到公共连接焊盘216的顶表面。可以通过适当的焊料材料或导电粘合剂来制成到公共连接焊盘216的相应的电连接和机械连接，并且以下更详细地关于根据实施例的组装半导体器件的方法来讨论该连接。
公共连接焊盘216的顶表面包括形成在其上的凹陷或切除部分226。凹陷部分226被布置为可安装地容纳其上的低压器件206的源极端子L1S，以该方式，如形成在公共连接焊盘216中的凹陷部分226的深度基本等于低压器件206与布置在其接触端子上的任何适当的焊料材料或导电粘合剂的厚度。以该方式，当高压器件202安装在公共连接焊盘216和低压器件206上时，高压器件202的顶表面(其为包括接触端子的表面)基本平行，其不相对于公共连接焊盘216和/或低压器件206倾斜。
漏极焊盘214的厚度等于凹陷部分226以外的公共连接焊盘216的厚度。这确保高压器件202的漏极端子H1D和栅极端子H1G处于同一水平。在凹陷部分226处，栅极焊盘222的厚度等于公共连接焊盘216的厚度。当低压器件206安装在凹陷部分226和栅极焊盘222上时，这确保了高压器件202的漏极端子H1D、栅极端子H1G和源极端子H1S相对于彼此齐平，并且背侧表面(与包括端子的表面相对)也相对于前述焊盘中的每一个齐平。
由于低压器件206、208的漏极连接高压器件202、204的源极并安装在高压器件202、204的源极上的直接连接，低压器件206、208和高压器件202、204的该堆叠和翻转布置允许高压器件和低压器件的接近于单片集成(其与单个管芯一样)行为。
低压器件206、208的该倒转和翻转布置以及堆叠在高压器件202、204上避免了诸如漏极与源极之间的导线、走线或接线柱的互连，从而减少了任何寄生电感或电阻效应，从而允许高操作频率。由于不需要专用的互连，因此该堆叠的布置还降低了成本，并且还改善了可制造性。
与图1的半桥式电路一致，根据图2a至图2d的实施例的配置包括第一共源共栅布置201与第二共源共栅布置203之间的电连接，由此公共连接焊盘216电连接和机械连接到第二共源共栅布置203的高压器件204的漏极端子H2D。就这点而言，公共连接焊盘216一体地形成高压器件204的漏极焊盘。因此，以该方式，公共连接焊盘216提供了用于以下端子中的每一个的连接焊盘：高压器件204的栅极端子H1G、低压器件206的源极端子L1S、第一共源共栅布置201中的每一个；以及第二共源共栅布置203的高压器件204的漏极端子H2D。这导致针对高频应用的最佳半桥式配置，因为在第一共源共栅配置201与第二共源共栅配置203之间由公共连接焊盘216形成的中间节点由单种导电材料形成，这减少了电感，其中这种电感可以阻止高频操作。
关于第二共源共栅布置203，与图1的半桥式电路一致，根据图2a至图2d的实施例的配置，低压器件208的源极端子L2S还安装在栅极焊盘212上，由此形成高压器件204栅极至低压源极的连接。如与第一共源共栅布置201一样，栅极焊盘212包括凹陷部分228，其形成漏极焊盘，该漏极焊盘用于将低压器件208的漏极端子L2D电气地和机械地安装在其上。低压器件208的栅极端子电气地和机械地安装在相应的栅极焊盘224上，并且在凹陷部分228处，栅极焊盘224的厚度等于栅极焊盘212的厚度。这确保了器件与以上相对于第一共源共栅布置201讨论的器件齐平。
关于如以上提及的焊盘中的每一个，它们可以各自包括从其延伸的引线部分。引线部分被形成为使相应的源极、栅极或漏极端子与诸如印刷电路板(PCB)的载体进行外部连接。引线部分可以被形成为延伸到半导体器件封装材料230的覆盖区外部，如图2c和图2d中所示，已知为引线封装件。同样地，引线部分可以不延伸到半导体器件封装材料230的覆盖区外部，如图3a至图3d的实施例中所示，已知为非引线封装件。就这点而言，引线可以部分地延伸到半导体器件200的侧壁，以形成侧面可焊接引线。
通过以上讨论，技术人员因此将看到，第一共源共栅布置和第二共源共栅布置的相应的高压器件202、204和低压器件206、208安装在堆叠布置中。该堆叠布置与高压器件202的倒转布置一起，允许提供可选的附加电连接，从而漏极-源极引线220提供到第一共源共栅布置和第二共源共栅布置的中间节点的电气通路(漏极-源极连接)。这允许在使用期间测量器件的寄生现象、器件的电连接和操作参数。另外，当半导体器件正在操作时，能够使不希望的栅极回跳的发生最小化。
如图4的实施例中所示，在高压器件202、204中的每一个的背侧(其为高压器件202、204的与其上形成有源极端子H1S、栅极端子H1G和漏极端子H1D的一侧相对的一侧)可以包括可选的散热元件226。散热元件226可以由导电材料形成，并且被配置和布置为在操作期间耗散来自高压器件202、204中的每一个的热量。如以上提及的，高压器件202、204布置在半导体器件200中，使得在高压器件202、204的一侧不存在电端子。因此，散热元件226可以直接放置在如所示的高压器件202上，而不需要将高压器件202、204的背侧与散热元件226电隔离。散热元件226的该直接放置允许在半导体器件200的操作期间更有效地散热。另外，高压器件202、204的倒转或翻转取向与如以上所讨论的低压器件206、208的堆叠放置一起导致共源共栅布置，其中，可以避免诸如陶瓷或DBC的附加隔离材料。与图2a或图3a的实施例一致，可选的散热元件226可以包括在引线或非引线封装件上。
将参照图5a至图5h描述根据实施例的组装半导体器件200的示例方法。以下的讨论涉及使用引线和散热元件226两者组装半导体器件的方法，然而，技术人员将看到，该方法也同样适用于制造图2a至图2d、图3a至图3d、图4和图5a至图5h的实施例的方法。
在组装半导体器件200之前，源极、栅极和漏极焊盘以及栅极引线中的每一个可以由如本领域理解的一体的导电材料形成。形成相应的焊盘和引线的一个示例方法是冲压一种金属导电材料。冲压工艺限定了焊盘的相应轮廓，并且如需要还可以限定焊盘或引线中的任何凹陷或除去的部分。
如以上提及的相应的高压器件焊盘和低压器件焊盘示出在图5a中，并且形成根据实施例的组装半桥式半导体器件200的方法的起点。尽管先前未示出(为了清楚的目的)，但是键合焊盘232可以以直立的形式布置在相应的器件焊盘上，以辅助相应的器件的电连接和机械连接。
如图5b中所示，适当的焊料或导电粘合剂材料234在低压器件206、208的源极端子L1S、L2S和栅极端子L1G、L2G将要被安装的位置处分配到焊盘上(见图5c)。例如，可以通过丝网印刷分配焊料或粘合剂材料234，但是技术人员将理解，可以使用任何适当的方法。参照图5c，低压器件206、208随后在与焊盘上的焊料或粘合剂材料234的相应位置对应的低压器件206、208的源极端子L1S、L2S和栅极端子L1G、L2G的相应位置处安装在焊盘上。
现在参照图5d，在放置低压器件206、208之后，将适当的焊料或导电粘合剂材料236分配到其中连接了高压器件202、204的漏极端子H1D、H2D和栅极端子H1G、H2G的相应的焊盘上。适当的焊料或导电粘合剂材料236还被分配在低压器件206、208的漏极端子L1D、L2D上，以用于随后将高压器件的相应的源极端子H1S、H2S附着于低压器件206、208的漏极端子L1D、L2D。
参照图5e，高压器件202、204随后在与焊盘上的焊料或粘合剂材料234的相应位置对应的高压器件202、204的漏极端子H1D、H2D和栅极端子H1G、H2G的相应位置处安装在焊盘上。高压器件202、204的源极端子H1S、H2S安装在低压器件206、208的相应的漏极端子L1D、L2D上。
在放置高压器件202、204之后，通过将器件200封装在模制材料230中，随后修整并形成器件引线，该工艺可以继续进行以模制半桥式半导体器件200，如图5g中所示。
可选地，散热元件226可以布置在高压器件202、204上。如图5f中所示，将粘合剂材料分配在高压器件202、204的上表面上，随后，将散热元件226固定地附着到高压器件202、204的上表面。
尽管以上工艺涉及将半桥式半导体器件200形成为引线封装件，但是技术人员将理解，该工艺还应用于形成非引线封装件。
当将半桥式半导体器件安装在诸如印刷电路板的外部载体上时，上述实施例提供了较低的环路电感。
在所附的独立权利要求中阐述了本发明的特定和优选方面。来自从属权利要求和/或独立权利要求的特征的组合可以适当地组合，而不仅是如权利要求中所述。
本公开的范围包括显式地或隐式地公开在其中的任何新颖特征或特征的组合或其任何概括，而不管它是否与要求保护的发明有关或减轻了由本发明解决的任何或所有问题。申请人特此通知，在本申请或由此衍生的任何此类进一步申请的起诉期间，可以对这些特征提出新的权利要求。特别地，参考所附权利要求，可以将从属权利要求的特征与独立权利要求的特征组合，并且可以以任何适当的方式而不是仅以权利要求中列举的特定组合的方式将各个独立权利要求的特征组合。
在单独的实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反，为简洁起见，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合来提供。
术语“包括”不排除其他元件或步骤，术语“一个(a、an)”不排除多个。权利要求中的附图标记不应被解释为限制权利要求的范围。

Claims (12)

1.一种分立半桥式半导体器件，包括：
第一共源共栅布置和第二共源共栅布置；
所述第一共源共栅布置和所述第二共源共栅布置中的每一个包括高压FET器件管芯和低压FET器件管芯；
其中，所述高压FET器件管芯的源极安装在所述低压FET器件管芯的漏极上，并连接到所述低压FET器件管芯的漏极；并且
所述低压FET器件管芯的源极和所述高压FET器件管芯的栅极在公共连接焊盘处连接到所述第二共源共栅布置的所述高压FET器件管芯的漏极端子。
2.根据权利要求1所述的分立半桥式半导体器件，其中，所述高压FET器件管芯是横向器件管芯，并且所述低压FET器件管芯是竖直器件管芯。
3.根据权利要求1或2所述的分立半桥式半导体器件，其中，所述高压FET器件管芯倒装在翻转的低压FET器件管芯上。
4.根据权利要求1至3中任一项所述的分立半桥式半导体器件，其中，关于所述第一共源共栅布置，所述高压FET器件管芯的栅极端子和所述低压FET器件管芯的源极端子安装在相应的接触焊盘上，并且关于所述第二共源共栅布置，所述高压FET器件管芯的漏极端子安装在相应的接触焊盘上。
5.根据权利要求4所述的分立半桥式半导体器件，其中，所述相应的接触焊盘布置在第一公共导电构件上。
6.根据权利要求5所述的分立半桥式半导体器件，其中，所述第一公共导电构件形成所述第一共源共栅布置与所述第二共源共栅布置之间的电连接。
7.根据权利要求5或6所述的分立半桥式半导体器件，其中，所述第一共源共栅布置与所述第二共源共栅布置之间的第一公共连接实质上在所述分立半桥式半导体器件内部。
8.根据前述权利要求中任一项所述的分立半桥式半导体器件，还包括所述高压FET器件管芯的源极端子与所述低压FET器件管芯的漏极端子之间的第一公共连接和第二公共连接。
9.根据前述权利要求中任一项所述的分立半桥式半导体器件，还包括所述第二共源共栅布置的在所述低压FET器件管芯的源极端子与所述高压FET器件管芯的栅极端子之间的第三公共连接。
10.根据权利要求8或9所述的分立半桥式半导体器件，其中，所述第一公共连接、所述第二公共连接和所述第三公共连接中的每一个是导电构件，该导电构件包括用于容纳相应的高压FET器件管芯和低压FET器件管芯的相应端子的接触焊盘。
11.根据前述权利要求中任一项所述的分立半桥式半导体器件，其中，所述高压FET器件管芯是耗尽模式器件，并且所述低压FET器件管芯是增强模式器件。
12.一种制造分立半桥式半导体器件的方法，所述方法包括：
提供第一共源共栅布置和第二共源共栅布置，所述第一共源共栅布置和所述第二共源共栅布置中的每一个包括高压FET器件管芯和低压FET器件管芯；
将所述高压FET器件管芯的源极安装到所述低压FET器件管芯的漏极，并将所述高压FET器件管芯的源极直接连接到所述低压FET器件管芯的漏极；以及
在公共连接焊盘处，将所述低压FET器件管芯的源极和所述高压FET器件管芯的栅极连接到所述第二共源共栅布置的所述高压FET器件管芯的漏极端子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847408B2 (en) * 2011-03-02 2014-09-30 International Rectifier Corporation III-nitride transistor stacked with FET in a package
WO2013046439A1 (ja) * 2011-09-30 2013-04-04 ルネサスエレクトロニクス株式会社 半導体装置
JP5979998B2 (ja) * 2012-06-18 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置及びそれを用いたシステム
US9041067B2 (en) * 2013-02-11 2015-05-26 International Rectifier Corporation Integrated half-bridge circuit with low side and high side composite switches
US9443787B2 (en) * 2013-08-09 2016-09-13 Infineon Technologies Austria Ag Electronic component and method
WO2017002390A1 (ja) * 2015-06-30 2017-01-05 シャープ株式会社 回路モジュール

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