CN116230673A - 用于横向功率晶体管的封装 - Google Patents

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Abstract

公开了用于横向功率晶体管的封装。一种晶体管封装，包括具有第一表面和与第一表面相对的第二表面的半导体晶体管芯片。半导体晶体管芯片包括在第一表面上的一个或多个第一负载电极、一个或多个第二负载电极以及控制电极。引线框面向半导体晶体管芯片的第一表面。引线框包括晶体管封装的第一端子、第二端子和控制端子。第一端子、第二端子和控制端子被暴露在晶体管封装的底部处。第一端子被电耦合到一个或多个第一负载电极。第二端子被电耦合到一个或多个第二负载电极。控制端子被电耦合到控制电极。第一端子与晶体管封装的第一侧对准。第二端子与晶体管封装的与第一侧相对的第二侧对准。控制端子与晶体管封装的第三侧对准。晶体管封装的第三侧连接在晶体管封装的第一侧和第二侧之间。

Description

用于横向功率晶体管的封装
技术领域
本公开一般涉及半导体封装技术，并且特别是涉及一种用于横向晶体管器件的晶体管封装。
背景技术
晶体管封装被广泛地用作各种电子电路中的电子开关。用于下一代晶体管封装设计的关键目标之中有更高的效率、增加的功率密度、更低的开关损耗、更快的开关时间、更低的器件寄生效应和更低的成本。
用于减小器件寄生效应(特别是漏极/源极电感)以用于快速开关并且改进热行为的常规方法是使用无引线封装和/或使用夹具以用于将半导体晶体管芯片的负载电极连接到晶体管封装的相应的端子。
发明内容
根据本公开的一方面，一种晶体管封装包括具有第一表面和与第一表面相对的第二表面的半导体晶体管芯片。半导体晶体管芯片包括在第一表面上的一个或多个第一负载电极、一个或多个第二负载电极以及控制电极。引线框面向半导体晶体管芯片的第一表面。引线框包括晶体管封装的第一端子、第二端子和控制端子。第一端子、第二端子和控制端子被暴露在晶体管封装的底部处。第一端子被电耦合到一个或多个第一负载电极。第二端子被电耦合到一个或多个第二负载电极。控制端子被电耦合到控制电极。第一端子与晶体管封装的第一侧对准。第二端子与晶体管封装的与第一侧相对的第二侧对准。控制端子与晶体管封装的第三侧对准。晶体管封装的第三侧连接在晶体管封装的第一侧和第二侧之间。
根据本公开的另一方面，一种电线路包括电路板。如上面描述的多个晶体管封装是在电路板上在横向方向上并排地安装的。晶体管封装的第一端子被由电路板提供的第一导体电连接。晶体管封装的第二端子被由电路板提供的第二导体电连接。晶体管封装的控制端子被由电路板提供的控制导体电连接。第一导体和第二导体被沿着第一导体和第二导体之间的横向方向延伸的间隔区彼此间隔开。控制导体在间隔区内延伸。
附图说明
在附图中，同样的参考标号指明对应的类似部件。各种所图示的实施例的特征可以被组合，除非它们彼此排斥，和/或如果未被描述为必需要求的则可以被选择性地省略。实施例被在附图中描绘并且在以下描述中示例性地详述。
图1是其中包封物被半透明地示出的晶体管封装的第一示例的透视顶视图。
图2是其中包封物和半导体晶体管芯片被半透明地示出的图1的示例性晶体管封装的透视顶视图。
图3是图1和图2的示例性晶体管封装的底视图。
图4A是示例性引线框和晶体管封装本体的底部半部蚀刻和顶部半部蚀刻的轮廓的图示。
图4B是图4A的轮廓表示，并且附加地示出半导体晶体管芯片的第一和第二负载电极和控制电极或者电重分布结构的第一和第二接触焊盘和控制接触焊盘。
图5是其中包封物和半导体晶体管芯片被半透明地示出的晶体管封装的第二示例的透视顶视图。
图6是图5的示例性晶体管封装的底视图。
图7是图5和图6的第二示例晶体管封装的镜像版本的透视底视图。
图8是图示安装在电路板上的两个示例性晶体管封装的占位区并行化的电线路的示例。
图9是实现图8的电线路的示例性半桥线路的电示意图。
图10是在施加了接触焊盘之后的常规半导体晶体管芯片的第一表面的顶视图。
图11是在施加了重分布结构的第一金属之后的半导体晶体管芯片的透视顶视图。
图12是在施加了重分布结构的第二金属之后的图11的半导体晶体管芯片的透视顶视图。
图13是在已经在重分布结构的第二金属中限定了第一接触焊盘、第二接触焊盘和控制焊盘之后的图12的半导体晶体管芯片的透视顶视图。
具体实施方式
要理解，除非另外具体指明，否则在此描述的各种示例性实施例和示例的特征可以被彼此组合。
图1至图7的图示是真实比例的。因此，例如，诸如“比…长”、“比…短”等的尺寸关系可以直接从图1至图7的图示中取得并且被其公开。
如在本说明书中使用的那样，术语“电连接”或“电耦合”或类似的术语不意图意味着要素直接接触在一起；可以在“电连接”或“电耦合”的要素之间相应地提供中间要素。然而，根据本公开，上面提到的和类似的术语可选地也可以具有如下的特定含义：要素直接接触在一起，即在“电连接”或“电耦合”的要素之间相应地未提供中间要素。
进一步地，关于形成或定位或布置在表面的“上方”或“下方”的部件、元件或材料层的用语“上方”或“下方”在此可以被用于意味着部件、元件或材料层“直接定位(例如，放置、形成、布置、沉积等)在所暗示的表面上”或“直接定位在所暗示的表面下方”，例如与所暗示的表面直接接触。然而，关于形成或定位或布置在表面“上方”或“下方”的部件、元件或材料层所使用的用语“上方”或“下方”在此可以被用于意味着部件、元件或材料层“间接地定位(例如，放置、形成、布置、沉积等)在所暗示的表面上”或“间接地定位在所暗示的表面下方”，其中一个或多个附加的部件、元件或层被布置在所暗示的表面和部件、元件或材料层之间。
参照图1和图2，根据第一示例，晶体管封装100包括半导体晶体管芯片120和引线框140。半导体晶体管芯片120具有第一表面120A和与第一表面120A相对的第二表面120B。引线框140面向半导体晶体管芯片120的第一表面120A。在图1中，第一表面120A仅有边缘是可见的，因为当被容纳在晶体管封装100中时第二表面120B是半导体晶体管芯片120的顶部表面。
引线框140包括第一端子140_1、第二端子140_2以及控制端子140_3。第一端子140_1、第二端子140_2和控制端子140_3是晶体管封装端子，即被配置为将晶体管封装100电连接到外部线路，诸如例如在应用板(未示出)上实现的线路。引线框140的第一端子140_1、第二端子140_2和控制端子140_3彼此分离。它们可以例如仅被连接到半导体晶体管芯片120，如将在下面进一步更详细地描述的那样。第一端子140_1、第二端子140_2和控制端子140_3被暴露在晶体管封装100的底部处(也参见图3)。
半导体晶体管芯片120包括在半导体晶体管芯片120的第一表面120A上的一个或多个第一负载电极、一个或多个第二负载电极和控制电极。图2图示第一接触焊盘160_1、第二接触焊盘160_2和控制接触焊盘160_3，其分别电连接(例如，直接接合)到引线框140的第一端子140_1、第二端子140_2和控制端子140_。
第一接触焊盘160_1、第二接触焊盘160_2和控制接触焊盘160_3可以例如分别由半导体晶体管芯片120的第一负载电极、第二负载电极和控制电极形成。在这种情况下，半导体晶体管芯片120直接接合(例如，胶粘、焊接或烧结)到引线框140(即到引线框140的对应的第一端子140_1、第二端子140_2和控制端子140_3)。
在其它示例中，第一接触焊盘160_1、第二接触焊盘160_2和控制接触焊盘160_3可以是由电重分布结构(图1和图2中未示出，参照图10至图13的示例)提供的。电重分布结构被配置为将半导体晶体管芯片120的一个或多个第一负载电极重新路由到电重分布结构的第一接触焊盘160_1，将半导体晶体管芯片120的一个或多个第二负载电极重新路由到电重分布结构的第二接触焊盘160_2，并且将半导体晶体管芯片120的控制电极重新路由到电重分布结构的控制接触焊盘160_3。为此，第一接触焊盘160_1、第二接触焊盘160_2和控制接触焊盘160_3被暴露在电重分布结构的背对半导体晶体管芯片120的表面处。
半导体晶体管芯片120是横向器件，即第一负载电极、第二负载电极和控制电极均被部署在半导体晶体管芯片120的同一(第一)表面120A上。换句话说，横向半导体晶体管芯片120是以倒装芯片定向实现在晶体管封装100中的。
半导体晶体管芯片120可以被配置为功率半导体芯片。功率半导体芯片特别适合于开关高电流和/或中或高电压(例如，大于50V或100V或200V或300V的阻断电压)。特别是，如在此公开的示例性晶体管封装可以在其中阻断电压等于或大于或小于200V或150V或100V或50V的中等电压(MV)范围内工作。
半导体晶体管芯片120可以是不同类型的。在此描述的示例特别是针对例如HEMT(高电子迁移率晶体管)器件。更具体地，在此提及的半导体晶体管芯片120可以是例如具有例如高带隙的III-V族化合物半导体芯片。半导体晶体管芯片120可以是例如GaN芯片。在这种情况下，例如，GaN芯片120可以是例如横向衬底上GaN器件，诸如Si上GaN器件或SiC上GaN器件或蓝宝石上GaN器件。
在此以及在所有进一步的示例中，第一端子140_1可以是漏极(D)封装端子，并且第二端子140_2可以是源极(S)封装端子。同样，第一接触焊盘160_1可以是或者可以被连接到(经由上面提到的重分布结构)到半导体晶体管芯片120的一个或多个(第一)漏极(D)电极，并且第二接触焊盘160_2可以是或者可以被连接到(经由重分布结构)半导体晶体管芯片120的一个或多个(第二)源极电极。
如在图1和图2中以半透明表示图示的那样，晶体管封装100可以包括包封物180。例如，可以执行模制处理以利用模制材料包封安装在引线框140上的半导体晶体管芯片120。换句话说，晶体管封装可以包括形成例如封装本体的模制包封物180。
图3图示晶体管封装100的底视图。晶体管封装100的底部可以包括如下或者由如下构成：由包封物180的底部表面形成的区域以及由引线框140的第一端子140_1和第二端子140_2以及控制端子140_3的底部表面形成的区域。换句话说，第一端子140_1、第二端子140_2和控制端子140_3被暴露在晶体管封装100的底部处。
第一端子140_1与晶体管封装100的第一侧100_1对准。第二端子140_2与晶体管封装100的与第一侧100_1相对的第二侧100_2对准。控制端子140_3与晶体管封装100的第三侧100_3对准。晶体管封装100的第三侧100_3连接在晶体管封装100的第一侧100_1和第二侧100_2之间。
晶体管封装100可以是例如无引线封装。第一端子140_1、第二端子140_2和/或控制端子140_3可以延伸并且终止在例如由包封物180形成的晶体管封装100的边缘处。所有端子140_1、140_2、140_3可以与晶体管封装100的底部对齐。更具体地，端子140_1、140_2、140_3的底部表面和包封物180的暴露区域的底部表面可以全部位于晶体管封装100的同一(底部)平面中。
第一端子140_1可以具有被暴露在晶体管封装100的第一侧100_1处的边缘处的多个指状物140_1f。第一端子140_1的在这些指状物140_1f之间的部分可以从晶体管封装100的该边缘偏移。第二端子140_2可以具有被暴露在晶体管封装100的第二侧100_2处的边缘处的多个指状物140_2f。第二端子140_2的在这些指状物140_2f之间的部分可以从晶体管封装100的该边缘偏移。控制端子140_3可以例如被暴露在晶体管封装100的在晶体管封装100的第三侧100_3处的边缘处。进一步地，控制端子140_3可以在晶体管封装100的第一侧100_1处和第二侧100_2处从晶体管封装边缘偏移。
与晶体管封装100的特定侧100_1、100_2、100_3对准的端子140_1、140_2、140_3可以例如被暴露在晶体管封装100的在相应的晶体管封装侧100_1、100_2和100_3处的边缘处。
如在底视图(例如，图3、图6、图7)中示出的端子140_1、140_2、140_3的轮廓表示相应的端子的下表面(即占位区)。端子140_1、140_2、140_3在它们的上表面处的轮廓可以是不同的。换句话说，引线框140可以是半蚀刻类型引线框。图4A和图4B图示引线框140的底部半蚀刻和顶部半蚀刻的轮廓以及由包封物180形成的晶体管封装100的轮廓100_OL。如在图4A和图4B中示出那样，第一端子140_1的指状物140_1f和/或第二端子140_2的指状物140_2f和/或控制端子140_3可以例如在晶体管封装100的轮廓100_OL上突出。
也就是，晶体管封装100的占位区是由例如引线框140的底部半蚀刻BHE_OL限定的。第一接触焊盘160_1、第二接触焊盘160_2、控制接触焊盘160_3和引线框140之间的接触区域是由引线框140的顶部半部蚀刻THE_OL限定的。半导体晶体管芯片120的轮廓由参考标号120_OL指示。
更一般而言，引线框140以及因此其第一端子140_1、第二端子140_2和/或控制端子140_3可以是半蚀刻类型的，提供形状上彼此不同的顶部表面区域和底部(占位区)表面区域。这允许将接触焊盘160_1、160_2、160_3的布局(其可以与半导体晶体管芯片120的第一表面120A上的电极的布局相同或不同——参见例如图10至图13)“重新路由”到在晶体管封装100的底部处的端子140_1、140_2、140_3的占位区布局。
图5是晶体管封装500的第二示例的透视顶视图。与图2类似，包封物180和半导体晶体管芯片120被半透明地示出，而第一接触焊盘160_1、第二接触焊盘160_2和控制接触焊盘160_3是可见的。
晶体管封装500很大程度上根据针对晶体管封装100描述的特征设计。因此，为了避免重复，参照上面的公开。
晶体管封装500与晶体管封装100区别在于控制端子140_3被布置在第一端子140_1和第二端子140_2之间。参照图6，第一端子140_1和第二端子140_2在晶体管封装500的底部处被间隙间隔开。控制端子140_3位于该间隙内。
更具体地，在晶体管封装500的第三侧100_3处存在与晶体管封装边缘平行的假想直线，其与第一端子140_1、第二端子140_2和控制端子140_3相交。
第二端子140_2可以具有带有切除角部区域的多边形形状，参见图6。切除角部区域面向第一端子140_1，并且控制端子140_3位于切除角部区域内。
例如，第一端子140_1可以是晶体管封装500的漏极(D)端子，并且第二端子140_2可以是晶体管封装500的源极(S)端子。
在防止爬电方面，应当优化在晶体管封装100、500的底部处的第一端子140_1、第二端子140_2和控制端子140_3的布局。爬电在晶体管封装100、500的底部处出现，并且取决于包封物180的模制材料成分和端子140_1、140_2、140_3之间的间隔。典型地，源极(S)端子和栅极(G)端子(例如第二端子140_2和控制端子140_3)之间的爬电不是关键的，因为源极端子通常是公共接地的，并且栅极端子通常在从公共接地偏移仅几伏的电位上。然而，漏极(D)端子和源极(S)端子(例如，第一端子140_1和第二端子140_2)之间的爬电以及漏极(D)端子(例如，第一端子140_1)和栅极(G)端子(控制端子140_3)之间的爬电是关键的，因为漏极(D)端子在工作期间通常在高电压上。因此，在这些端子之间应当保持晶体管封装100、500的底部处的足够的爬电距离。考虑如在图3、图6和图7中图示的封装轮廓约束，与常规引线框端子布局相比，在控制端子140_3与晶体管封装100、500的第三侧100_3对准的情况下该条件更容易被满足。
由于半导体晶体管芯片120的面向下的定向，在此公开的晶体管封装100、500允许实现用于快速开关和高热连接性的低寄生效应。进一步地，假定使用GaN半导体晶体管芯片120，GaN晶体管芯片120的面向下的定向允许将晶体管封装占位区与通常的MOSFET(金属氧化物半导体场效应晶体管)封装的占位区对准，然而，通常的MOSFET封装不能满足在此描述的晶体管封装100、500的快速开关要求。
在此公开的晶体管封装100、500在被安装在电路板上时进一步提供用于占位区并行化的高适用性。图8图示电线路800的示例，其包括安装在电路板810(例如PCB(印刷电路板)或基于陶瓷的电路板(例如DCB(直接陶瓷接合)载体))上的两个示例性晶体管封装500。电线路800包括多个(在该示例中为两个)晶体管封装500(或者，在其它示例中，晶体管封装100)。晶体管封装500被在电路板810上在横向方向上并排地安装。
电路板810提供第一导体820_1和第二导体820_2。第一导体820_1和/或第二导体820_2可以是例如电路板810的导体轨道，其被配置为将晶体管封装500连接到例如也可以安装在电路板810上的进一步的电路(未示出)。
晶体管封装500的第一端子140_1被通过第一导体820_1彼此电连接。晶体管封装500的第二端子140_2被通过第二导体820_2彼此电连接。进一步地，晶体管封装500的控制端子140_3被通过提供在电路板810上的控制导体820_3彼此电连接。
第一导体820_1和第二导体820_2被沿着第一导体820_1和第二导体820_2之间的横向方向延伸的间隔区830彼此间隔开。控制导体820_3在间隔区830内延伸。间隔区830可以与晶体管封装500的底部处的第一端子140_1和第二端子140_2之间的间隙对准并且具有与其相同的间隔距离。这允许不仅在晶体管封装500的底部处而且在电路板810处总是保持漏极和源极之间以及漏极和栅极之间的足够的爬电距离。第一导体820_1、第二导体820_2和控制导体820_3在图8中用阴影示出。
在电线路800中，器件寄生效应，特别是漏极-源极电感，可以被保持得低。在晶体管封装100、500内部，这很大程度上由于上面提到的倒装芯片结构。在晶体管封装100、500外部，占位区布局并且特别是控制端子140_3(栅极)的位置使得能够沿着最短可能路径并且因此以最低可能的杂散电感直接对控制端子140_3进行布线。
因此，在一些示例中，晶体管封装100、500是GaN晶体管封装，其可以提供邻近的GaN晶体管封装100、500之间的占位区并行化。进一步地，GaN晶体管封装100、500可以可选地提供与通常的MOSFET晶体管封装的占位区兼容性。在这种情况下，晶体管封装100、500可以按下一代MV GaN器件为标准MOSFET提供无缝替换选项，而无需在电路板水平上的主要布局改变。
电线路800的占位区并行化可以为各种电线路(它们当中例如有半桥线路)提供不同的性能优点。半桥线路用于降压转换器，例如用于如图9中示例性地示出的DC-DC降压转换器。
如本领域中已知的那样，半桥线路900包括高侧功率开关910和低侧功率开关920。高侧功率开关910和/或低侧功率开关920的控制端子140_3(例如，栅极)可以是由控制器930控制的。
对于半桥线路而言，特别是对于降压转换器而言，效率是关键性能指标之一。在一些情况下，尤其是为了减少在低侧处的损耗，晶体管封装100、500的并联设置似乎是有利的。
在图9中示出的示例中，低侧功率开关920可以是由如图8中示出的线路800实现的。在这种情况下，第一导体820_1可以被连接到半桥线路900的开关节点940，第二导体820_2可以被连接到公共接地，并且第三导体820_3可以例如被连接到控制器930。
可选地，高侧功率开关910可以附加地或替换地由如图8中示出的线路800实现。在这种情况下，第二导体820_2可以被连接到半桥线路900的开关节点940，第一导体810_2可以被连接到半桥线路900的输入960，并且第三导体820_3可以例如被连接到控制器930。
开关节点940可以被连接到半桥线路900的输出950。半桥线路900的输入960例如也可以被连接到控制器930。
图10是半导体晶体管芯片120的接触焊盘的常规布局上的顶视图。在该示例中，半导体晶体管芯片120是例如横向Si上GaN器件。半导体芯片120可以在MV范围内工作，具有例如大约100V的阻断电压。
可以提供多个第一接触焊盘1060_1和多个第二接触焊盘1060_2。在图10中示出的示例中，第一接触焊盘1060_1是连接到半导体晶体管芯片120的(多个)漏极电极(不可见)的漏极(D)焊盘，并且第二接触焊盘1060_2是连接到半导体晶体管芯片120的(多个)源极电极(不可见)的源极(S)焊盘。进一步地，提供控制接触焊盘1060_3(例如，栅极(G)焊盘)。
半导体晶体管芯片120的接触焊盘1060_1、1060_2、1060_3的常规布局可以是由常规的重分布结构提供的，重分布结构被配置为将多个第一负载电极和第二负载电极(未示出)以及控制电极(未示出)分别重新路由到多个第一接触焊盘1060_1、多个第二接触焊盘1060_2和控制接触焊盘1060_3。
多个第一接触焊盘1060_1可以被布置成平行于半导体晶体管芯片120的纵向侧的多个(水平)行。同样，多个第二接触焊盘1060_2可以被布置成与第一接触焊盘1060_1的行平行的多个(水平)行。在图10中示出的示例中，第一接触焊盘1060_1的行和第二接触焊盘1060_2的行是交错的(或交替的)，并且第一接触焊盘1060_1和第二接触焊盘1060_2在纵向方向上彼此偏移。控制接触焊盘1060_3可以被布置在半导体晶体管芯片120的角部处。
接触焊盘1060_1、1060_2、1060_3的这种常规布局显然不适合用于在如上面描述的晶体管封装100、500中使用。因此，以下描述示例性重分布结构，其可以克服形成如图10中示出的接触焊盘1060_1、1060_2、1060_3的布局的常规重分布结构的限制。
图11至图13图示在第一表面120A上施加到半导体晶体管芯片120的示例性重分布结构。重分布结构可以包括一个或多个结构化的金属层，在结构化的金属层之间部署有结构化的绝缘层(未示出)。交替的结构化的金属层和绝缘层的堆叠允许实现在几何形状上不同于半导体晶体管芯片120的负载电极(未示出)的布局的接触焊盘布局(参见例如图2、图5、图13)。
图11图示第一结构化金属MET1中的路由。如从图11显见那样，MET1中的路由可以是由垂直于半导体芯片120的纵向侧定向并且以交替顺序与D和S关联的金属条带实现的。
图12图示被布置在第一结构化金属MET1上的第二结构化金属MET2，其中绝缘层(未示出)在MET1和MET2之间。如从图12显见那样，第二金属MET2重新路由可以用于将D金属和S金属重新定位到半导体晶体管芯片120的相对的纵向侧。
图13图示第一接触焊盘(D)160_1、第二接触焊盘(S)160_2和控制接触焊盘(G)160_3的布局。第一接触焊盘(D)160_1、第二接触焊盘(S)160_2和控制接触焊盘(G)160_3可以是由重分布结构的金属MET2的区域形成的，其可以是例如通过利用绝缘层1360(例如，施加在第二结构化金属MET2上的电介质材料的纵向条带)覆盖金属MET2结构的叉指中心区来限定的。与图10的常规的接触焊盘布局相比，图13的示例性接触焊盘布局被不同地设计，以便实现所有源极接触和漏极接触的聚集。
换句话说，第一接触焊盘160_1被耦合到半导体晶体管芯片120的多个第一负载电极(未示出)，并且在晶体管封装100、500中被电耦合到第一端子140_1。第二接触焊盘160_2被耦合到半导体晶体管芯片120的多个第二负载电极(未示出)，并且在晶体管封装100、500中被电耦合到第二端子140_2。控制接触焊盘160_3被电耦合到半导体晶体管芯片120的控制负载电极(未示出)，并且在晶体管封装100、500中被电耦合到控制端子140_3。如之前提到那样，可以通过焊接或者例如其它接合技术(诸如例如烧结或胶粘)来执行重分布结构(即第一接触焊盘160_1、第二接触焊盘160_2和控制接触焊盘160_3)和封装端子(即第一端子140_1、第二端子140_2和控制端子140_3)之间的电接合。
示例
以下示例涉及本公开的进一步的方面：
示例1是一种晶体管封装，其包括具有第一表面和与第一表面相对的第二表面的半导体晶体管芯片。半导体晶体管芯片包括在第一表面上的一个或多个第一负载电极、一个或多个第二负载电极以及控制电极。引线框面向半导体晶体管芯片的第一表面。引线框包括晶体管封装的第一端子、第二端子和控制端子。第一端子、第二端子和控制端子被暴露在晶体管封装的底部处。第一端子被电耦合到一个或多个第一负载电极。第二端子被电耦合到一个或多个第二负载电极。控制端子被电耦合到控制电极。第一端子与晶体管封装的第一侧对准。第二端子与晶体管封装的与第一侧相对的第二侧对准。控制端子与晶体管封装的第三侧对准。晶体管封装的第三侧连接在晶体管封装的第一侧和第二侧之间。
在示例2中，示例1的主题可以可选地包括，其中控制端子被布置在第一端子和第二端子之间。
在示例3中，示例1或2的主题可以可选地包括，其中第一端子和第二端子在封装的底部处由间隙间隔开，并且控制端子位于间隙内。
在示例4中，任何前述示例的主题可以可选地包括，其中第一端子是晶体管封装的漏极端子，第二端子是晶体管封装的源极端子，并且其中第二端子具有带有切除角部区域的多边形形状，切除角部区域面向第一端子，并且控制端子位于切除角部区域内。
在示例5中，任何前述示例的主题可以可选地包括，其中半导体晶体管芯片是GaN芯片。
在示例6中，示例5的主题可以可选地包括，其中GaN芯片是横向Si上GaN器件。
在示例7中，示例5或6的主题可以可选地包括，其中半导体晶体管芯片包括多个第一负载电极和多个第二负载电极，晶体管封装进一步包括：电重分布结构，其被配置为将多个第一负载电极重新路由到一个第一接触焊盘并且将多个第二负载电极重新路由到一个第二接触焊盘，其中第一接触焊盘和第二接触焊盘被暴露在电重分布结构的背对半导体晶体管芯片的表面处，并且其中第一接触焊盘被电耦合到第一端子并且第二接触焊盘被电耦合到第二端子。
在示例8中，示例7的主题可以可选地包括，其中多个第一负载电极和多个第二负载电极是以交替顺序布置的。
在示例9中，示例8的主题可以可选地包括，其中第一接触焊盘被焊接或烧结或胶粘到第一端子，并且第二接触焊盘被焊接或烧结或胶粘到第二端子。
在示例10中，前述示例中的任何一个的主题可以可选地包括，其中晶体管封装包括模制包封物。
在示例11中，前述示例中的任何一个的主题可以可选地包括，其中晶体管封装包括被配置为切换等于或大于50V或100V或150V或200V的电压的功率开关。
示例12是一种电线路，包括：电路板；任何前述示例中的多个晶体管封装，晶体管封装在横向方向上并排安装在电路板上，其中晶体管封装的第一端子被由电路板提供的第一导体电连接；晶体管封装的第二端子被由电路板提供的第二导体电连接；并且晶体管封装的控制端子被由电路板提供的控制导体电连接；其中第一导体和第二导体被沿着第一导体和第二导体之间的横向方向延伸的间隔区彼此间隔开，并且其中控制导体在间隔区内延伸。
示例13是包括高侧功率开关和低侧功率开关的半桥线路，其中高侧功率开关和低侧功率开关中的至少之一包括示例12的电线路。
虽然在此已经图示和描述了具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种替换和/或等同的实现可以代替所示出和描述的具体实施例。本申请旨在覆盖在此讨论的具体实施例的任何适配或变化。因此，意图的是本发明仅受权利要求及其等同物限制。

Claims (13)

1.一种晶体管封装，包括：
半导体晶体管芯片，其具有第一表面和与第一表面相对的第二表面，半导体晶体管芯片包括在第一表面上的一个或多个第一负载电极、一个或多个第二负载电极和控制电极；
引线框，其面向半导体晶体管芯片的第一表面，引线框包括所述晶体管封装的第一端子、第二端子和控制端子，第一端子、第二端子和控制端子被暴露在所述晶体管封装的底部处，其中
第一端子被电耦合到所述一个或多个第一负载电极；
第二端子被电耦合到所述一个或多个第二负载电极；以及
控制端子被电耦合到控制电极；并且其中
第一端子与所述晶体管封装的第一侧对准；
第二端子与所述晶体管封装的与第一侧相对的第二侧对准；以及
控制端子与所述晶体管封装的第三侧对准，所述晶体管封装的第三侧连接在所述晶体管封装的第一侧和第二侧之间。
2.根据权利要求1所述的晶体管封装，其中控制端子被布置在第一端子和第二端子之间。
3.根据权利要求1或2所述的晶体管封装，其中第一端子和第二端子在所述封装的底部处由间隙间隔开，并且控制端子位于间隙内。
4.根据前述权利要求中的任何一项所述的晶体管封装，其中第一端子是所述晶体管封装的漏极端子，第二端子是所述晶体管封装的源极端子，并且其中第二端子具有带有切除角部区域的多边形形状，切除角部区域面向第一端子，并且控制端子位于切除角部区域内。
5.根据前述权利要求中的任何一项所述的晶体管封装，其中半导体晶体管芯片是GaN芯片。
6.根据权利要求5所述的晶体管封装，其中GaN芯片是横向Si上GaN器件。
7.根据权利要求5或6所述的晶体管封装，其中半导体晶体管芯片包括多个第一负载电极和多个第二负载电极，所述晶体管封装进一步包括：
电重分布结构，其被配置为将所述多个第一负载电极重新路由到一个第一接触焊盘并且将所述多个第二负载电极重新路由到一个第二接触焊盘，其中第一接触焊盘和第二接触焊盘被暴露在电重分布结构的背对半导体晶体管芯片的表面处，并且其中
第一接触焊盘被电耦合到第一端子，并且第二接触焊盘被电耦合到第二端子。
8.根据权利要求7所述的晶体管封装，其中所述多个第一负载电极和所述多个第二负载电极是以交替顺序布置的。
9.根据权利要求8所述的晶体管封装，其中第一接触焊盘被焊接或烧结或胶粘到第一端子，并且第二接触焊盘被焊接或烧结或胶粘到第二端子。
10.根据前述权利要求中的任何一项所述的晶体管封装，其中所述晶体管封装包括模制包封物。
11.根据前述权利要求中的任何一项所述的晶体管封装，其中所述晶体管封装包括功率开关，功率开关被配置为切换等于或大于50V或100V或150V或200V的电压。
12.一种电线路，包括：
电路板；
根据前述权利要求中的任何一项所述的多个晶体管封装，晶体管封装在横向方向上并排地安装在电路板上，其中
所述晶体管封装的第一端子被由电路板提供的第一导体电连接；
所述晶体管封装的第二端子被由电路板提供的第二导体电连接；以及
所述晶体管封装的控制端子被由电路板提供的控制导体电连接；
其中第一导体和第二导体被沿着第一导体和第二导体之间的横向方向延伸的间隔区彼此间隔开，并且其中控制导体在间隔区内延伸。
13.一种半桥线路，包括高侧功率开关和低侧功率开关，其中高侧功率开关和低侧功率开关中的至少之一包括根据权利要求12所述的电线路。
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