CN112635411A - 具有顶侧或底侧冷却的半导体封装 - Google Patents
具有顶侧或底侧冷却的半导体封装 Download PDFInfo
- Publication number
- CN112635411A CN112635411A CN202011006320.XA CN202011006320A CN112635411A CN 112635411 A CN112635411 A CN 112635411A CN 202011006320 A CN202011006320 A CN 202011006320A CN 112635411 A CN112635411 A CN 112635411A
- Authority
- CN
- China
- Prior art keywords
- package
- metal
- metal lead
- semiconductor die
- mold compound
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
Abstract
一种封装,包括:半导体管芯,其在第一侧具有第一负载端子并且在与第一侧相对的第二侧具有第二负载端子;金属块,其附接到第二负载端子并提供封装的单个主导热路径;电连接到第一负载端子的第一金属引线;电连接到第二负载端子的第二金属引线;以及嵌入了半导体管芯、金属块、和每个金属引线的模制化合物。每个金属引线和金属块在封装的第一侧从模制化合物暴露。每个金属引线在封装的与第一侧相对的第二侧从模制化合物暴露,使得封装被配置为用于在封装的第一侧或第二侧进行表面安装。
Description
背景技术
对于许多应用,耗散到PCB(印刷电路板)中的热量已达到热过载极限。DSC(双侧冷却)封装仍然有很大一部分热量流入PCB中,因此限制了DSC封装的应用。TSC(顶侧冷却)封装将热量从PCB带走,并且是解决PCB热过载问题的一种选择,但在实施有效的冷却方面提出了重大挑战。
因此,需要一种改进的半导体封装以及用于制造这样的半导体封装的方法。
发明内容
根据一种封装的实施例,所述封装包括:半导体管芯,其在半导体管芯的第一侧具有第一负载端子,并且在半导体管芯的与第一侧相对的第二侧具有第二负载端子;金属块,其附接到半导体管芯的第二负载端子并提供封装的单个主导热路径;电连接到半导体管芯的第一负载端子的第一金属引线;电连接到半导体管芯的第二负载端子的第二金属引线;以及嵌入了半导体管芯、金属块和每个金属引线的模制化合物,其中每个金属引线和金属块在封装的第一侧从模制化合物暴露,其中每个金属引线在封装的与第一侧相对的第二侧从模制化合物暴露,使得封装被配置为用于在封装的第一侧或第二侧进行表面安装。
根据一种制造封装的方法的实施例,所述方法包括:将在半导体管芯的第二侧的第二负载端子附接到金属块,该金属块提供封装的单个主导热路径,半导体管芯在半导体管芯的与第二侧相对的第一侧具有第一负载端子;将第一金属引线电连接到半导体管芯的第一负载端子;将第二金属引线电连接到半导体管芯的第二负载端子;以及将半导体管芯、金属块、和每个金属引线嵌入模制化合物中,其中,每个金属引线和金属块在封装的第一侧从模制化合物暴露,其中,每个金属引线在封装的与第一侧相对的第二侧从模制化合物暴露,使得封装被配置为用于在封装的第一侧或第二侧进行表面安装。
根据一种电子组件的实施例,所述电子组件包括:封装和衬底,封装在封装的第一侧或第二侧被表面安装到衬底。所述封装包括:半导体管芯,其在半导体管芯的第一侧具有第一负载端子,并且在半导体管芯的与第一侧相对的第二侧具有第二负载端子;金属块,其附接到半导体管芯的第二负载端子并提供封装的单个主导热路径;电连接到半导体管芯的第一负载端子的第一金属引线;电连接到半导体管芯的第二负载端子的第二金属引线;以及嵌入了半导体管芯、金属块、和每个金属引线的模制化合物,其中每个金属引线和金属块在封装的第一侧从模制化合物暴露,其中每个金属引线在封装的第二侧从模制化合物暴露,使得封装被配置用于在封装的第一侧或第二侧进行表面安装。
本领域技术人员在阅读以下具体实施方式并在查看附图时将认识到附加的特征和优点。
附图说明
附图的元件不必相对于彼此成比例。相似的附图标记表示对应的类似的部分。除非它们彼此排斥,否则可以组合各种所示的实施例的特征。在附图中描绘了实施例,并且在下面的说明书中详细描述了实施例。
图1A至图1F示出了在制造被配置为用于顶侧或底侧冷却的半导体封装的方法的不同阶段期间的相应的截面图。
图2A示出了完成制造方法后的半导体封装的仰视图。
图2B示出了封装的对应的俯视图。
图3示出了根据实施例的在管芯附接之前的封装的金属块和金属引线的侧视透视图。
图4A示出了最终封装后模制的第一边缘面。
图4B示出了最终封装后模制的第二边缘面。
图5示出了电子组件的实施例的截面图,该电子组件包括封装和衬底,封装被表面安装到该衬底。
图6示出了电子组件的另一个实施例的截面图,该电子组件包括封装和衬底,封装被表面安装到该衬底。
图7A示出了对个体的半导体封装进行单个化的实施例的截面图,个体的半导体封装被配置为用于顶侧或底侧冷却,并且它们是同时制造的。
图7B示出了通过图7A所示的单个化方法制造的个体的封装的实施例的截面图。
图8示出了被配置为用于顶侧或底侧冷却的单个化的封装的实施例的截面图。
图9示出了引线框架片的实施例的截面图,可以从该引线框架片制造图8所示的封装。
图10示出了引线框架片的另一个实施例的截面图,可以从该引线框架片制造图8所示的封装。
图11A至图11D示出了在对半导体封装进行单个化的方法的不同阶段期间的相应的截面图,半导体封装中的每个被配置为用于顶侧或底侧冷却。
图12示出了根据实施例的在管芯附接之前的封装的引线框架的侧面透视图。
具体实施方式
本文所述的实施例提供了一种被配置为用于顶侧或底侧冷却的半导体封装。半导体封装具有单个主导热路径,并且可在顶侧或底侧安装到板。安装构造和要从封装的哪一侧去除热量是可以做出的选择,而无需重新设计封装,由此在同一封装中容纳不同的安装和热量去除构造。如本文所用的术语“单个主导热路径”是指该路径带走由封装内的(一个或多个)部件生成的热量的多于50%。
图1A至图1F示出了在制造被配置为用于顶侧或底侧冷却的半导体封装的方法的不同阶段期间的相应的截面图。图2A示出了完成制造方法后的半导体封装的仰视图,并且图2B示出了封装的对应的俯视图。
图1A示出了金属块100和金属引线102、104。金属块100被配置为将一个或多个半导体管芯附接到金属块100。金属引线102、104被配置为用于提供与附接到金属块100的一个或多个半导体管芯的电连接。在一个实施例中,金属块100和金属引线102、104是引线框架的一部分。根据该实施例,金属块100形成用于容纳一个或多个半导体管芯的管芯焊盘。引线框架可以例如通过冲压和/或蚀刻形成。在其他实施例中,金属块100和金属引线102、104不是引线框架的一部分,而是可以是分立的金属部分。在每种情况下,金属块100提供封装的单个主导热路径。
图1B示出了附接到金属块100的至少一个半导体管芯106。半导体管芯106在半导体管芯106的前侧112处具有第一负载端子108和控制端子110,并且在半导体管芯106的背侧116处具有第二负载端子114。根据实施例,在半导体管芯106的背侧116处的第二负载端子114附接并且电连接到金属块100,金属块100提供了封装的单个主导热路径。在其他构造中,不需要电接触,而仅需要热接触。在那种情况下,可以使用电绝缘的管芯附接。
在一个实施例中,半导体管芯106是功率半导体管芯,例如功率MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极晶体管)、HEMT(高电子迁移率晶体管)等。在功率MOSFET或HEMT的情况下,在半导体管芯106的背侧116处的负载端子114可以是漏极端子,并且在管芯106的前侧112处的负载端子108可以是源极端子。在IGBT的情况下,在半导体管芯106的背侧116处的负载端子114可以是集电极端子,并且在管芯106的前侧112处的负载端子108可以是发射极端子。在任一情况下,控制端子110可以是栅极端子。
图1C示出了电连接到半导体管芯106的前侧112处的第一负载端子108的第一金属引线102。在图1A至图1F中未示出的第二金属引线200电连接到半导体管芯106的背侧116处的第二负载端子114。第三金属引线104电连接到半导体管芯106的前侧112处的控制端子110。所有三个金属引线102、104、200的暴露部分在图2A和图2B中可见,图2A和图2B示出了完成制造方法后的半导体封装的仰视图(图2A)和对应的俯视图(图2B)。
在图1C中,金属引线102、104与半导体管芯106的前侧112处的相应的端子108、110之间的电连接由键合线连接118形成。这些电连接中的一些或全部可以代替地由金属带、金属夹等形成。
图1D示出了替代的实施例,其中第一金属引线102通过金属夹120代替键合线电连接到半导体管芯106的前侧112处的第一负载端子108。
图1E示出了嵌入在模制化合物120中的半导体管芯106、金属块100、和每个金属引线102、104、200。每个金属引线102、104、200和金属块100如图2A中所示在封装的第一主侧122从模制化合物120暴露,并且如图2B中所示在封装的与第一主侧122相对的第二主侧124从模制化合物120暴露,使得该封装被配置为用于在封装的任一主侧122、124进行表面安装。典型的模制化合物和树脂包括但不限于热固性树脂、凝胶弹性体、包封体、灌封化合物、复合材料、光学级材料等。金属引线102、104、200和金属块100的暴露部分可以镀覆有金属126,以在封装的两个主侧122、124处提供可润湿的接触部。
在一个实施例中,第一金属引线102具有侧壁128,侧壁128在封装的第一边缘面130处从封装的第一主侧122延伸到封装的第二主侧124。第二金属引线200类似地具有侧壁132,侧壁132在封装的与第一边缘面130不同的第二边缘面134处从封装的第一主侧122延伸到封装的第二主侧124。第一金属引线102的侧壁128和第二金属引线200的侧壁132都至少部分地从模制化合物120暴露。在半导体管芯106的前侧112处电连接到控制端子110的第三金属引线104可以具有类似的构造。即,第三金属引线104可以具有侧壁136,侧壁136在封装的第二边缘面134处从封装的第一主侧122延伸到封装的第二主侧124,并且第三金属引线104可以至少部分地从模制化合物120暴露。
图1F示出了替代的实施例,其中每个金属引线102、104、200的侧壁128、132、136的至少部分地从模制化合物120暴露的部分在封装的边缘面130、134处镀覆有金属126,从而在封装的两个或更多边缘面130、134处提供可湿润的接触部。
图3示出了根据实施例的在管芯附接之前的封装的金属块100和金属引线102、104、200的侧面透视图。图4A示出了最终封装后模制的第一边缘面130,并且图4B示出了最终封装后模制的第二边缘面134。
在图3中,金属引线102、104、200均具有基底300和从基底300延伸的分支302。例如,金属引线102、104、200中的至少一些可以是L形的。单独地或组合地,提供封装的单个主导热路径的金属块100和电连接到金属块100的第二金属引线200可以熔合在一起或一体地形成以产生在第二金属引线200和半导体管芯106的背侧116处的第二负载端子114之间的电连接。
如图4A所示,第一金属引线102具有侧壁128,侧壁128在封装的第一边缘面130处从封装的第一主侧122延伸到封装的第二主侧124。
如图4B所示,第二金属引线200和第三金属引线104可以均具有侧壁132、136,侧壁132、136在封装的第二边缘面134处从封装的第一主侧122延伸到封装的第二主侧124。第三金属引线104可以代替地被设置在与第一金属引线102相同的边缘面130处。
在任一情况下,金属引线102、200、104的侧壁128、132、136可以至少部分地从模制化合物120暴露。在一个实施例中,第一金属引线102的整个侧壁从模制化合物120暴露并形成封装的第一边缘面130的一部分,并且第二金属引线200的整个侧壁132从模制化合物120暴露并形成封装的第二边缘面134的一部分。每个金属引线102、200、104的侧壁128、132、136的至少部分地从模制化合物120暴露的部分可以被镀覆,例如,如图1F所示,从而在封装的两个或更多边缘面130、134处提供可润湿的接触部。
图5示出了电子组件500的实施例,电子组件500包括封装502和衬底504,封装502例如经由焊接点506表面安装到衬底504。衬底504可以是例如PCB,并且其可以包括导电轨、焊盘和从层压在非导电衬底510的片层上和/或之间的一个或多个铜片层蚀刻出的其他特征508。
封装502是本文先前描述的种类。即,封装502被配置为用于顶侧或底侧冷却,并且包括至少一个半导体管芯106,该半导体管芯106在半导体管芯106的前侧处具有第一负载端子108和控制端子110,并且在半导体管芯106的背侧处具有第二负载端子114。封装502还包括:金属块100,金属块100附接到半导体管芯106的第二负载端子114并提供封装502的单个主导热路径;电连接到管芯106的第一负载端子108的第一金属引线102;电连接到管芯106的第二负载端子114的第二金属引线(图2A-图2B、图3和图4B中的元件200);电连接到管芯的控制端子的第三金属引线104;以及嵌入了半导体芯片106、金属块100、和金属引线102、104的模制化合物120。为了便于说明,在图5中未示出管芯端子108、110、114与相应的金属引线102、104、200之间的电连接。在与半导体管芯106的前侧处的第一负载端子108和控制端子110的电连接的情况下,电连接可以被实施为键合线、金属带、金属夹等,如本文先前所述。在第二金属引线200与半导体管芯106的背侧处的第二负载端子114之间的电连接的情况下,电连接可以被实施为键合线、金属带、金属夹等。替代性地,金属块100和第二金属引线200可以熔合在一起或一体地形成,以形成第二金属引线200和半导体管芯106的第二负载端子114之间的电连接,也如本文先前所解释的。
每个金属引线102、104、200和金属块100在封装502的第一主侧122处从模制化合物120暴露。每个金属引线102、104、200在封装502的与第一主侧122相对的第二主侧124从模制化合物120暴露,使得封装502被配置为用于在封装502的第一主侧122或第二主侧124处进行表面安装。
根据图5所示的实施例,封装502的第一主侧122表面安装到衬底504。因此,被包括在封装502中的半导体管芯106的背侧处的第二负载端子114面向衬底504,并且由金属块100提供的封装502的单个主导热路径被传导到衬底502中,如图5中的向下的虚线箭头所指示的。衬底504可以包括用于将热能传递到衬底504的与封装502附接到的相反的一侧的金属结构512,例如金属柱、散热块等。
图6示出了电子组件500的另一个实施例,该电子组件500包括封装502和衬底504,封装502被表面安装到该衬底504。图6所示的实施例类似于图5所示的实施例。然而,不同的是,封装502的第二主侧124代替第一主侧122被表面安装到衬底504。根据该实施例,被包括在封装502中的半导体管芯106的前侧处的第一负载端子108和控制端子110面向衬底504,并且由金属块100提供的封装502的单个主导热路径被传导远离衬底504,如图6中的向上的虚线箭头所指示的。因此,由被包括在封装502中的半导体管芯106产生的热能中的大部分(例如,高达90%或更多)被引导远离衬底504以用于耗散。虽然为了便于说明而在图6中未示出,但是冷却元件可以附接到封装502的第一主侧122以增强散热。
图7A示出了对本文描述的种类并且同时制造的个体的半导体封装进行单个化的实施例。为了便于说明,在图7A中未示出半导体管芯以及与半导体管芯的对应的电连接。在图7A中,多个封装700被同时模制。在模制之后,将封装700单个化成个体的封装。在图7A中的虚线椭圆所指示的区域中,通过切块、锯切、激光切割等对封装700进行单个化。
图7B示出了通过图7A所示的单个化方法制造的个体的封装702的实施例。为了便于说明,在图7A中未示出半导体管芯以及与半导体管芯的对应的电连接。根据图7A中所示的实施例,由于在图7A中采用的单切口单个化方法,每个金属引线102、200、104的整个侧壁128、132、136从模制化合物120完全暴露。第二金属引线200在图7B中不可见,但是在图2A-图2B、图3和图4B中可见。在该实施例中,金属引线102、200、104的完全暴露的侧壁128、132、136未镀覆有金属。
图8示出了本文描述的种类的单个化的封装800的实施例。为了便于说明,在图8中未示出半导体管芯以及与半导体管芯的对应的电连接。根据图8所示的实施例,每个金属引线102、200、104的侧壁128、132、136的至少部分地从模制化合物120暴露的部分是突起802,使得每个金属引线102、200、104的侧壁128、132、134在突起802的区域中具有增大的局部厚度(T_inc)。第二金属引线200在图8中不可见,但是在图2A-图2B、图3和图4B中可见。突起802可以镀覆有金属或可以未镀覆有金属。
图9和图10示出了引线框架片900的相应的实施例,可以从引线框架片900制造图8所示的封装800。
在图9中,突起802通过切块、锯切、激光切割(等)穿过金属区域902而形成,该金属区域902连接相邻的引线框架904的相接合的金属引线102、104。通过单个化工艺而分开的接合的金属区域902的位置低于相接合的金属引线102、104的顶表面906且高于相接合的金属引线102、104的底表面908,使得通过单个化工艺形成的突起802从相应的金属引线102、200、104的顶表面906向下具有台阶,并且从相应的金属引线102、200、104的底表面908向上具有台阶。在图9的虚线椭圆所示的区域中,通过切块、锯切、激光切割等方式切割接合的金属区域902。可以以类似的方式与相邻的金属引线相接合的第二金属引线200在图9中不可见,但是在图2A-图2B、图3和图4B中可见。
在图10中,突起802再次通过切块、锯切、激光切割(等)穿过金属区域902而形成,该金属区域902连接相邻的引线框架904的相接合的金属引线102、104。与图9不同,通过单个化工艺而分开的接合的金属区域902与引线框架904的相接合的金属引线102、104的顶表面906(左侧)或底表面908(右侧)处于同一水平,使得通过单个化工艺形成的突起802仅从对应的金属引线102、200、104的底表面908向上具有台阶(左侧)或从对应的金属引线102、200、104的顶表面906向下具有台阶(右侧)。在图10中的虚线椭圆所示的区域中,通过切块、锯切、激光切割等切割接合的金属区域902。可以以类似的方式与相邻的金属引线相接合的第二金属引线200在图10中不可见,但是在图2A-图2B、图3和图4B中可见。
图11A至图11D示出了在模制工艺之后切割穿过金属区域902的另一个实施例,金属区域902连接相邻的封装的相接合的金属引线102/200/104、104/200/102。切割可以通过切块、锯切、激光切割等进行。
图11A示出了使用较宽的刀片1100在连接相接合的金属引线102/200/104、104/200/102的金属区域902中形成的初始局部切口。
图11B示出了镀覆有金属1104的初始切口1102的侧壁和底部。
图11C和图11D示出了使用较窄的刀片1106在连接相接合的金属引线102/200/104、104/200/102的金属区域902中形成的第二切口1108。因此,第二切口1108比第一切口1102更窄。金属镀层1104保留在由第一切口1102形成的分开的金属引线102/200/104、104/200/102的侧壁的一部分上,而不保留在由第二切口1108形成的分开的金属引线102/200/104、104/200/102的侧壁的一部分上。替代性地,在两个切口1102、1108均形成之后,可以执行镀覆工艺,以使分开的金属引线102/200/104、104/200/102的整个侧壁镀覆有金属。
图11D示出了在沿着切割穿过相接合的金属引线102/200/104的区域彼此分开之后的、两个相邻的模制封装1110、1112的一部分。
例如,在MOSFET、IGBT、或HEMT封装的情况下,本文所述的半导体封装不需要限于两个或三个引线。本文先前描述的实施例可容易地扩展到更复杂的IC封装。
例如,图12示出了引线框架或类似结构1200的实施例,该引线框架或类似结构1200在管芯附接之前具有本文先前描述的金属块100和金属引线102、104、200。引线框架1200还包括附加引线1202,例如I/O(输入/输出)引线、用于报告遥测数据(例如电流和/或温度信息)的引线,等等。例如在处理器、存储器、ASIC(专用集成电路)、功率转换器或电压调节器等的情况下,甚至更复杂的IC封装也可以具有布置在封装的所有四个侧上的引线。在每种情况下,本文所述的半导体封装被配置为用于顶侧或底侧冷却,具有单个主导热路径,并且可在封装的顶侧或底侧安装到板。
尽管本公开不限于此,但是以下编号的示例说明了本公开的一个或多个方面。
示例1、一种封装,包括:半导体管芯,其在半导体管芯的第一侧具有第一负载端子,并且在半导体管芯的与所述第一侧相对的第二侧具有第二负载端子;金属块,其附接到半导体管芯的第二负载端子并提供封装的单个主导热路径;电连接到半导体管芯的第一负载端子的第一金属引线;电连接到半导体管芯的第二负载端子的第二金属引线;以及嵌入了半导体管芯、金属块、和每个金属引线的模制化合物,其中每个金属引线和金属块在封装的第一侧从模制化合物暴露,其中每个金属引线在封装的与第一侧相对的第二侧从模制化合物暴露,使得封装被配置为用于在封装的第一侧或第二侧进行表面安装。
示例2、根据示例1的封装,其中半导体管芯在该半导体管芯的第一侧具有控制端子,该封装还包括:第三金属引线,其电连接到半导体管芯的控制端子,其中第三金属引线在封装的第一侧和第二侧从模制化合物暴露。
示例3、根据示例1或2所述的封装,其中第一金属引线和第二金属引线均是L形的。
示例4、根据示例1至3中任一项所述的封装,其中第一金属引线和第二金属引线均具有基底和从所述基底延伸的分支,其中,每个金属引线的基底在封装的第一侧从模制化合物暴露,并且其中每个金属引线的分支在封装的第二侧从模制化合物暴露。
示例5、根据示例1至4中任一项所述的封装,其中,所述金属块和所述第二金属引线被熔合在一起或一体地形成,以在所述第二金属引线与所述半导体管芯的第二负载端子之间形成电连接。
示例6、根据示例1至5中任一项所述的封装,其中,所述第一金属引线具有在所述封装的第一边缘面处从所述封装的第一侧延伸到所述封装的第二侧的侧壁,其中第二金属引线具有在所述封装的与第一边缘面不同的第二边缘面处从所述封装的第一侧延伸到所述封装的第二侧的侧壁,并且其中第一金属引线的侧壁和第二金属引线的侧壁都至少部分地从模制化合物暴露。
示例7、根据示例6的封装,其中所述第一金属引线的侧壁的至少部分地从模制化合物暴露的部分被镀覆,并且其中所述第二金属引线的侧壁的至少部分地从模制化合物暴露的部分被镀覆。
示例8、根据示例6或7所述的封装,其中所述第一金属引线的整个侧壁从所述模制化合物暴露并形成所述封装的第一边缘面的一部分,并且其中所述第二金属引线的整个侧壁从模制化合物暴露并形成封装的第二边缘面的一部分。
示例9、根据示例6至8中任一项所述的封装,其中所述第一金属引线的侧壁的至少部分地从所述模制化合物暴露的部分是突起,使得所述第一金属引线的侧壁在突起的区域中具有增大的局部厚度,并且其中第二金属引线的侧壁的至少部分地从模制化合物暴露的部分是突起,使得第二金属引线的侧壁在突起的区域中具有增大的局部厚度。
示例10、一种制造封装的方法,该方法包括:将在半导体管芯的第二侧的第二负载端子附接到金属块,该金属块提供封装的单个主导热路径,该半导体管芯在半导体管芯的与第二侧相对的第一侧具有第一负载端子;将第一金属引线电连接到半导体管芯的第一负载端子;将第二金属引线电连接到半导体管芯的第二负载端子;并将半导体管芯、金属块、和每个金属引线嵌入模制化合物中,其中每个金属引线和金属块在封装的第一侧从模制化合物暴露,其中每个金属引线在封装的与第一侧相对的第二侧从模制化合物暴露,使得封装被配置为用于在封装的第一侧或第二侧进行表面安装。
示例11、根据示例10所述的方法,其中,半导体管芯在该半导体管芯的第一侧具有控制端子,所述方法还包括:将第三金属引线电连接到该半导体管芯的控制端子,其中第三金属引线在封装的第一侧和第二侧从模制化合物暴露。
示例12、根据示例10或11所述的方法,其中,第一金属引线和第二金属引线均是L形的。
示例13、根据示例10至12中的任一项所述的方法,其中第一金属引线和第二金属引线均具有基底和从所述基底延伸的分支,其中每个金属引线的基底在封装的第一侧从模制化合物暴露,并且其中每个金属引线的分支在封装的第二侧从模制化合物暴露。
示例14、根据示例10至13中的任一项所述的方法,其中将金属块和第二金属引线熔合在一起或一体地形成,以在第二金属引线与半导体管芯的第二负载端子之间形成电连接。
示例15、根据示例10到14中任一项所述的方法,其中,第一金属引线具有在封装的第一边缘面处从封装的第一侧延伸到封装的第二侧的侧壁,其中第二金属引线具有在封装的与第一边缘面相对的第二边缘面处从封装的第一侧延伸到封装的第二侧的侧壁,并且其中第一金属引线的侧壁和第二金属引线的侧壁都至少部分地从模制化合物暴露。
示例16、根据示例15所述的方法,该方法还包括:镀覆第一金属引线的侧壁的至少部分地从模制化合物暴露的部分;以及镀覆第二金属引线的侧壁的至少部分从模制化合物暴露的部分。
示例17、根据示例15或16所述的方法,其中第一金属引线的整个侧壁从所述模制化合物暴露并形成所述封装的第一边缘面的一部分,并且其中第二金属引线的整个侧壁从模制化合物暴露并形成所述封装的第二边缘面的一部分。
示例18、根据示例15至17中任一项的方法,其中第一金属引线的侧壁的至少部分地从模制化合物露出的部分是突起,使得第一金属引线的侧壁在突起的区域中具有增大的局部厚度,并且其中第二金属引线的侧壁的至少部分地从模制化合物露出的部分是突起,使得第二金属引线的侧壁在突起的区域中具有增大的局部厚度。
示例19、一种电子组件,其包括:封装,该封装包括:半导体管芯,其在半导体管芯的第一侧具有第一负载端子,并且在半导体管芯的与所述第一侧相对的第二侧具有第二负载端子;金属块,其附接到半导体管芯的第二负载端子并提供封装的单个主导热路径;电连接到半导体管芯的第一负载端子的第一金属引线;电连接到半导体管芯的第二负载端子的第二金属引线;以及嵌入了半导体管芯、金属块、和每个金属引线的模制化合物,其中每个金属引线和金属块在封装的第一侧从模制化合物暴露,其中每个金属引线在封装的与第一侧相对的第二侧从模制化合物暴露,使得封装被配置为用于在封装的第一侧或第二侧进行表面安装;以及衬底,该封装在该封装的第一侧或第二侧被表面安装到该衬底。
示例20、根据示例19的电子组件,其中,第一金属引线和第二金属引线均具有基底和从该基底延伸的分支,其中每个金属引线的基底在封装的第一侧从模制化合物暴露,并且其中每个金属引线的分支在封装的第二侧从模制化合物暴露。
诸如“第一”、“第二”等术语用于描述各种元件、区域、区段等,并且也不旨在是限制性的。在整个说明书中,相似的术语指代相似的要素。
如本文所使用的,术语“具有”、“包含”、“包括”等是开放式术语,其指示所陈述的元件或特征的存在,但是不排除附加的元件或特征。除非上下文另外明确指出,否则冠词“一”和“所述”旨在包括复数和单数。
应当理解,除非另外特别指出,否则本文所述的各个实施例的特征可以彼此组合。
尽管本文已经示出和描述了特定实施例,但是本领域普通技术人员将理解,在不脱离本发明的范围的情况下,各种替代性和/或等效实施方式可以替代所示出和描述的特定实施例。本申请旨在覆盖本文讨论的特定实施例的任何改编形式或变化形式。因此,旨在使本发明仅由权利要求及其等同物限制。
Claims (20)
1.一种封装,包括:
半导体管芯,所述半导体管芯在所述半导体管芯的第一侧具有第一负载端子并且在所述半导体管芯的与所述第一侧相对的第二侧具有第二负载端子;
金属块,所述金属块附接到所述半导体管芯的所述第二负载端子并提供所述封装的单个主导热路径;
第一金属引线,所述第一金属引线电连接到所述半导体管芯的所述第一负载端子;
第二金属引线,所述第二金属引线电连接到所述半导体管芯的所述第二负载端子;以及
模制化合物,所述模制化合物嵌入了所述半导体管芯、所述金属块和每个金属引线,
其中,每个金属引线和所述金属块在所述封装的第一侧从所述模制化合物暴露,
其中,每个金属引线在所述封装的与所述第一侧相对的第二侧从所述模制化合物暴露,使得所述封装被配置为用于在所述封装的所述第一侧或所述第二侧进行表面安装。
2.根据权利要求1所述的封装,其中,所述半导体管芯在所述半导体管芯的所述第一侧具有控制端子,所述封装还包括:
第三金属引线,所述第三金属引线电连接到所述半导体管芯的所述控制端子,
其中,所述第三金属引线在所述封装的所述第一侧和所述第二侧从所述模制化合物暴露。
3.根据权利要求1所述的封装,其中,所述第一金属引线和所述第二金属引线均为L形。
4.根据权利要求1所述的封装,其中,所述第一金属引线和所述第二金属引线均具有基底和从所述基底延伸的分支,其中,每个金属引线的所述基底在所述封装的所述第一侧从所述模制化合物暴露,并且其中,每个金属引线的所述分支在所述封装的所述第二侧从所述模制化合物暴露。
5.根据权利要求1所述的封装,其中,所述金属块和所述第二金属引线被熔合在一起或一体地形成,以在所述第二金属引线与所述半导体管芯的所述第二负载端子之间形成电连接。
6.根据权利要求1所述的封装,其中,所述第一金属引线具有在所述封装的第一边缘面处从所述封装的所述第一侧延伸到所述封装的所述第二侧的侧壁,其中,所述第二金属引线具有在所述封装的与所述第一边缘面不同的第二边缘面处从所述封装的所述第一侧延伸到所述封装的所述第二侧的侧壁,并且其中,所述第一金属引线的所述侧壁和所述第二金属引线的所述侧壁都至少部分地从所述模制化合物暴露。
7.根据权利要求6所述的封装,其中,所述第一金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分被镀覆,并且其中,所述第二金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分被镀覆。
8.根据权利要求6所述的封装,其中,所述第一金属引线的整个所述侧壁从所述模制化合物暴露并且形成所述封装的所述第一边缘面的一部分,并且其中,所述第二金属引线的整个所述侧壁从所述模制化合物暴露并且形成所述封装的所述第二边缘面的一部分。
9.根据权利要求6所述的封装,其中,所述第一金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分是突起,使得所述第一金属引线的所述侧壁在所述突起的区域中具有增大的局部厚度,并且其中,所述第二金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分是突起,使得所述第二金属引线的所述侧壁在所述突起的区域中具有增大的局部厚度。
10.一种制造封装的方法,所述方法包括:
将在半导体管芯的第二侧的第二负载端子附接到提供所述封装的单个主导热路径的金属块,所述半导体管芯在所述半导体管芯的与所述第二侧相对的第一侧具有第一负载端子;
将第一金属引线电连接到所述半导体管芯的所述第一负载端子;
将第二金属引线电连接到所述半导体管芯的所述第二负载端子;以及
将所述半导体管芯、所述金属块、和每个金属引线嵌入所述模制化合物中,
其中,每个金属引线和所述金属块在所述封装的第一侧从所述模制化合物暴露,
其中,每个金属引线在所述封装的与所述第一侧相对的第二侧从所述模制化合物暴露,使得所述封装被配置为用于在所述封装的所述第一侧或所述第二侧进行表面安装。
11.根据权利要求10所述的方法,其中,所述半导体管芯在所述半导体管芯的所述第一侧具有控制端子,所述方法还包括:
将第三金属引线电连接到所述半导体管芯的所述控制端子,
其中,所述第三金属引线在所述封装的所述第一侧和所述第二侧从所述模制化合物暴露。
12.根据权利要求10所述的方法,其中,所述第一金属引线和所述第二金属引线均为L形。
13.根据权利要求10所述的方法,其中,所述第一金属引线和所述第二金属引线均具有基底和从所述基底延伸的分支,其中,每个金属引线的所述基底在所述封装的所述第一侧从所述模制化合物暴露,并且其中,每个金属引线的所述分支在所述封装的所述第二侧从所述模制化合物暴露。
14.根据权利要求10所述的方法,其中,将所述金属块和所述第二金属引线熔合在一起或一体地形成,以在所述第二金属引线与所述半导体管芯的所述第二负载端子之间形成电连接。
15.根据权利要求10所述的方法,其中,所述第一金属引线具有在所述封装的第一边缘面处从所述封装的所述第一侧延伸到所述封装的所述第二侧的侧壁,其中,所述第二金属引线具有在所述封装的与所述第一边缘面相对的第二边缘面处从所述封装的所述第一侧延伸到所述封装的所述第二侧的侧壁,并且其中,所述第一金属引线的所述侧壁和所述第二金属引线的所述侧壁都至少部分地从所述模制化合物暴露。
16.根据权利要求15所述的方法,还包括:
镀覆所述第一金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分;以及
镀覆所述第二金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分。
17.根据权利要求15所述的方法,其中,所述第一金属引线的整个所述侧壁从所述模制化合物暴露并且形成所述封装的所述第一边缘面的一部分,并且其中,所述第二金属引线的整个所述侧壁从所述模制化合物暴露并且形成所述封装的所述第二边缘面的一部分。
18.根据权利要求15所述的方法,其中,所述第一金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分是突起,使得所述第一金属引线的所述侧壁在所述突起的区域中具有增大的局部厚度,并且其中,所述第二金属引线的所述侧壁的至少部分地从所述模制化合物暴露的部分是突起,使得所述第二金属引线的所述侧壁在所述突起的区域中具有增大的局部厚度。
19.一种电子组件,包括:
封装,所述封装包括:
半导体管芯,所述半导体管芯在所述半导体管芯的第一侧具有第一负载端子并且在所述半导体管芯的与所述第一侧相对的第二侧具有第二负载端子;
金属块,所述金属块附接到所述半导体管芯的所述第二负载端子并提供所述封装的单个主导热路径;
第一金属引线,所述第一金属引线电连接到所述半导体管芯的所述第一负载端子;
第二金属引线,所述第二金属引线电连接到所述半导体管芯的所述第二负载端子;以及
模制化合物,所述模制化合物嵌入了所述半导体管芯、所述金属块和每个金属引线,
其中,每个金属引线和所述金属块在所述封装的第一侧从所述模制化合物暴露,
其中,每个金属引线在所述封装的与所述第一侧相对的第二侧从所述模制化合物暴露,使得所述封装被配置为用于在所述封装的所述第一侧或所述第二侧进行表面安装,以及
衬底,所述封装在所述封装的所述第一侧或所述第二侧被表面安装到所述衬底。
20.根据权利要求19所述的电子组件,其中,所述第一金属引线和所述第二金属引线均具有基底和从所述基底延伸的分支,其中,每个金属引线的所述基底在所述封装的所述第一侧从所述模制化合物暴露,并且其中,每个金属引线的所述分支在所述封装的所述第二侧从所述模制化合物暴露。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/580,748 | 2019-09-24 | ||
US16/580,748 US11145578B2 (en) | 2019-09-24 | 2019-09-24 | Semiconductor package with top or bottom side cooling and method for manufacturing the semiconductor package |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112635411A true CN112635411A (zh) | 2021-04-09 |
Family
ID=74846569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011006320.XA Pending CN112635411A (zh) | 2019-09-24 | 2020-09-23 | 具有顶侧或底侧冷却的半导体封装 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11145578B2 (zh) |
CN (1) | CN112635411A (zh) |
DE (1) | DE102020121943A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022243990A1 (en) * | 2021-05-20 | 2022-11-24 | Honeywell Federal Manufacturing & Technologies, Llc | Transparent package for use with printed circuit boards |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4386239B2 (ja) | 2003-03-12 | 2009-12-16 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
JP5089184B2 (ja) * | 2007-01-30 | 2012-12-05 | ローム株式会社 | 樹脂封止型半導体装置およびその製造方法 |
US20090127677A1 (en) | 2007-11-21 | 2009-05-21 | Gomez Jocel P | Multi-Terminal Package Assembly For Semiconductor Devices |
US8680658B2 (en) | 2008-05-30 | 2014-03-25 | Alpha And Omega Semiconductor Incorporated | Conductive clip for semiconductor device package |
US8354740B2 (en) * | 2008-12-01 | 2013-01-15 | Alpha & Omega Semiconductor, Inc. | Top-side cooled semiconductor package with stacked interconnection plates and method |
US8802553B2 (en) * | 2011-02-10 | 2014-08-12 | Infineon Technologies Ag | Method for mounting a semiconductor chip on a carrier |
US9165865B2 (en) | 2011-04-07 | 2015-10-20 | Texas Instruments Incorporated | Ultra-thin power transistor and synchronous buck converter having customized footprint |
US8916968B2 (en) * | 2012-03-27 | 2014-12-23 | Infineon Technologies Ag | Multichip power semiconductor device |
US8860071B2 (en) * | 2012-06-21 | 2014-10-14 | Infineon Technologies Ag | Electro-thermal cooling devices and methods of fabrication thereof |
US9576932B2 (en) * | 2013-03-09 | 2017-02-21 | Adventive Ipbank | Universal surface-mount semiconductor package |
US9214415B2 (en) * | 2013-04-11 | 2015-12-15 | Texas Instruments Incorporated | Integrating multi-output power converters having vertically stacked semiconductor chips |
JP2015023211A (ja) | 2013-07-22 | 2015-02-02 | ローム株式会社 | パワーモジュールおよびその製造方法 |
-
2019
- 2019-09-24 US US16/580,748 patent/US11145578B2/en active Active
-
2020
- 2020-08-21 DE DE102020121943.1A patent/DE102020121943A1/de active Pending
- 2020-09-23 CN CN202011006320.XA patent/CN112635411A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US11145578B2 (en) | 2021-10-12 |
DE102020121943A1 (de) | 2021-03-25 |
US20210090979A1 (en) | 2021-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7495323B2 (en) | Semiconductor package structure having multiple heat dissipation paths and method of manufacture | |
CN105981170B (zh) | 具有半导体芯片端子的dc-dc转换器 | |
US20080023807A1 (en) | Dual side cooling integrated power device package and module and methods of manufacture | |
CN115985868A (zh) | 具有双侧冷却的功率模块封装 | |
US11515244B2 (en) | Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture | |
US20090127677A1 (en) | Multi-Terminal Package Assembly For Semiconductor Devices | |
CN108155168B (zh) | 电子器件 | |
US9966328B2 (en) | Semiconductor power device having single in-line lead module and method of making the same | |
US20190006270A1 (en) | Molded intelligent power module for motors | |
US10825753B2 (en) | Semiconductor device and method of manufacture | |
CN112151476A (zh) | 半导体器件组件 | |
CN217719586U (zh) | 电子器件 | |
CN110959191B (zh) | 半导体装置 | |
US11538744B2 (en) | Cascode semiconductor | |
CN112635411A (zh) | 具有顶侧或底侧冷却的半导体封装 | |
CN110634812A (zh) | 具有夹互连和双侧冷却的半导体器件封装 | |
EP3971957A1 (en) | Semiconductor package, semiconductor module and methods for manufacturing a semiconductor module | |
EP2309538A2 (en) | Package for semiconductor devices | |
US11908771B2 (en) | Power semiconductor device with dual heat dissipation structures | |
US11978692B2 (en) | Semiconductor package, semiconductor module and methods for manufacturing a semiconductor package and a semiconductor module | |
US20240145340A1 (en) | Semiconductor package and related methods of manufacturing | |
EP4123700A1 (en) | A semiconductor device and a method of manufacturing of a semiconductor device | |
EP4123699A1 (en) | A semiconductor device and a method of manufacturing of a semiconductor device | |
CN115020366A (zh) | 包括具有带斜面的边缘的衬底的模制半导体封装 | |
CN114975335A (zh) | 半导体封装件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |