CN112634977A - 具有除错存储器接口的芯片及其除错方法 - Google Patents

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Abstract

本发明提供一种具有除错存储器接口的芯片及其除错方法，该芯片包含一处理单元、一内部储存单元、一除错存储器接口以及一检测单元。内部储存单元用以记录处理单元运行时产生的状态数据。检测单元用以检测是否有一外部存储装置电连接除错存储器接口。当检测单元检测到外部存储装置电连接除错存储器接口，则检测单元产生并输出一控制信号至处理单元，以触发处理单元从外部存储装置读取一除错程序，并执行除错程序，以根据状态数据进行一除错模式。

Description

具有除错存储器接口的芯片及其除错方法
技术领域
本发明有关于一种芯片除错技术，特别是有关于一种可通过存储器接口直接进行除错的芯片及其除错方法。
背景技术
传统的芯片进行除错功能时，需要使用专用的除错工具，例如联合测试工作群组(JTAG)工具或是线上仿真器(ICE)，而且芯片需要配置除错工具专用的引脚。然而，对于电路结构较简单且引脚数量少的小型芯片的，目前市场上并没有发展出可用于小型芯片的除错工具。
此外，目前的除错工具的运作机制是模拟成芯片内的处理器，并且具有权限存取芯片内所有的元件。但是上述除错工具的运作机制也造成芯片安全的疑虑。
发明内容
本发明的一目的在于提供一种具有除错存储器接口的芯片，使得小型芯片能不增加过多引脚以及除错电路而进行除错，以解决上述已知技术问题。
为了达成上述目的，本发明提供一种具有除错存储器接口的芯片，其包含一处理单元、一内部储存单元、一除错存储器接口以及一检测单元。内部储存单元用以记录处理单元运行时产生的状态数据。检测单元用以检测是否有一外部存储装置电连接除错存储器接口。当检测单元检测到外部存储装置电连接除错存储器接口，则检测单元产生并输出一控制信号至处理单元，以触发处理单元从外部存储装置读取一除错程序，并执行除错程序，以根据状态数据进行一除错模式。
根据一实施例，本发明的芯片还包含一存储器接口管理单元，其电连接存储器接口管理单元，且处理单元通过存储器接口管理单元从外部存储装置读取除错程序。
根据一实施例，除错存储器接口为一串行外设接口，检测单元检测串行外设接口中的一芯片选择引脚的电压位准是否为高位准，当检测单元判断芯片选择引脚的电压位准为高位准时，检测单元判断外部存储装置电连接串行外设接口，并输出控制信号至处理单元。
根据一实施例，本发明的芯片还包含一多工器，多工器的多个输入端分别电连接一功能线路组以及一存储器接口线路组，当检测单元未检测到外部存储装置，多工器电连接串行外设接口中除了芯片选择引脚以外的多个引脚以及功能线路组，当检测单元检测到外部存储装置，多工器电连接存储器接口线路组以及串行外设接口。
根据一实施例，本发明的芯片还包含一开关，芯片选择引脚通过开关选择性电连接检测单元以及该多工器。
根据一实施例，控制信号为一中断信号或一重置信号。
根据一实施例，本发明的芯片还包含一电源管理单元，检测单元通知电源管理单元，控制处理单元维持在一活动状态，使得处理单元从外部存储装置读取除错程序。
根据一实施例，除错模式包含该处理单元将状态数据储存在外部存储装置。
根据一实施例，本发明的芯片还包含一输出单元，除错模式包含处理单元将状态数据传送至输出单元。
为了达到上述目的，本发明提出一种除错方法，适用于一芯片，芯片包含一处理单元以及一内部储存单元，内部储存单元用以储存处理单元运行时产生的状态数据。除错方法包含下列步骤:提供一除错存储器接口以及一检测单元，并使用检测单元检测是否有一外部存储装置电连接除错存储器接口；当检测单元检测到有外部存储装置电连接除错存储器接口，则产生并输出一控制信号至处理单元，以触发处理单元从外部存储装置读取一除错程序；使用处理单元执行除错程序，以根据状态数据进行一除错模式。
根据一实施例，除错存储器接口为一串行外设接口，使用该检测单元检测是否该外部存储装置电连接该除错存储器接口的步骤还包含:使用检测单元检测串行外设接口中的一芯片选择引脚的电压位准是否为高位准，当检测单元判断芯片选择引脚的电压位准为高位准时，检测单元判断外部存储装置电连接串行外设接口，并输出控制信号至处理单元。
根据一实施例，控制信号为一中断信号或一重置信号。
根据一实施例，芯片还包含一电源管理单元，当检测到有该外部存储装置电连接该除错存储器接口，该除错方法还包含:通知该电源管理单元，以控制该处理单元维持在一活动状态，使得该处理单元从该外部存储装置读取该除错程序。
根据一实施例，除错模式包含该处理单元将状态数据储存在外部存储装置。
根据一实施例，芯片还包含一输出单元，除错模式包含该处理单元将状态数据传送至输出单元，输出单元可包含一通用型输入输出引脚或是一灯号驱动引脚，一外部装置可通过通用型输入输出引脚或是灯号驱动引脚接收状态数据，并显示状态数据。
附图说明
图1为本发明的具有除错机制的芯片的第一实施例的方块示意图；
图2为本发明的具有除错机制的芯片的第一实施例的进入除错模式的操作示意图；
图3为本发明的用于芯片的除错机制的第二实施例的多工器的方块示意图；
图4为本发明的除错方法的步骤流程图；
图5为本发明的除错方法的一实施例的步骤流程图。
附图标记：
10:处理单元
20:内部储存单元
21:状态数据
30:除错存储器接口
31:芯片选择引脚
32:常规存储器接口
41:第一外部存储器
42:第二外部存储器
421:除错程序
422:SPI接口
50:存储器接口管理单元
51、59:多工器
52:第一存储器接口线路组
53:第二存储器接口线路组
54:功能线路组
55:输出单元
56:电源管理单元
561:唤醒信号
57:总线
60:检测单元
601:第一控制信号
602:选择信号
603:第二控制信号
R1、R2:电阻
SCLK、MISO、MOSI:引脚
具体实施方式
为使本发明的实施例的上述目的、特征和优点能更明显易懂，下文配合所附图式，作以下将配合图式及实施例来详细说明本发明的实施方式，藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
请参阅图1至图2，其为本发明的具有除错机制的芯片的第一实施例的方块示意图，以及启动芯片进入除错模式的操作示意图。如图1所示，芯片可包含一处理单元10、一内部储存单元20、一除错存储器接口30、一常规存储器接口32、一存储器接口管理单元50、一输出单元55、一检测单元60、一电源管理单元56、一多工器51、一开关61、以及一总线57。处理单元10、内部储存单元20、存储器接口管理单元50以及输出单元55通过总线57相互电连接。
处理单元10可运行以执行一程序，而内部储存单元20用以记录处理单元10运行时产生的状态数据21，例如与执行程序相关的状态数据21。较佳地，内部储存单元20可包含至少一寄存器(register)、或是内部存储器。
除错存储器接口30与常规存储器接口32可为串行外设接口(SPI)。处理单元10在一正常操作模式时，通过存储器接口管理单元50以及常规存储器接口32，对一第一外部存储器41存取数据；处理单元10在一除错模式时，通过存储器接口管理单元50以及除错存储器接口30，对一第二外部存储器42存取数据。存储器接口管理单元50通过第一存储器接口线路组52以及第二存储器接口线路组53分别电连接常规存储器接口32以及除错存储器接口30。
在另一实施例中，芯片也可不配置存储器接口管理单元50，而处理单元10可分别直接通过除错存储器接口30与常规存储器接口32，对第一外部存储器41与第二外部存储器42存取数据。
检测单元60电连接处理单元10、电源管理单元56、多工器51、除错存储器接口30以及开关61。检测单元60通过除错存储器接口30的一特定引脚，检测是否有外部存储装置(例如第二外部存储器42)电连接除错存储器接口30。当检测单元60检测到外部存储装置(例如第二外部存储器42)电连接除错存储器接口30时，检测单元60可触发处理单元10进入除错模式。
以下将搭配图1以及图2详细描述正常操作模式以及除错模式的操作，且除错存储器接口30与常规存储器接口32以串行外设接口(SPI)作为举例说明。
除错存储器接口30包含多个引脚，其中一引脚为芯片选择引脚31。在正常操作模式下，芯片选择引脚31的电压位准维持在低位准。在一实际应用，芯片选择引脚31可通过一电阻R2接地，使芯片选择引脚31的电压位准维持在0V，如图2所示。为了启动芯片的除错模式，使用者可使用一电阻R1电连接芯片选择引脚31电连接一电源端VCC，电阻R1的电阻值远小于电阻R2的电阻值，因此，当使用者在电源端VCC与芯片选择引脚31之间电连接电阻R1时，电阻R1的跨压远小于电阻R2的跨压，致使芯片选择引脚31的电压位准改变成高位准，如图2所示。
在芯片内，芯片选择引脚31通过开关61选择性电连接检测单元60与多工器51。在正常操作模式下，芯片选择引脚31通过开关61电连接检测单元60，因此检测单元60可检测芯片选择引脚31的电压位准。当检测单元60检测到芯片选择引脚31的电压位准为高位准，表示有外部存储装置(例如第二外部存储器42)电连接除错存储器接口30。反应于芯片选择引脚31的电压位准改变成高位准，检测单元60产生并输出第一控制信号601至处理单元10，或是产生并输出第二控制信号603至电源管理单元56，或是同时输出第一控制信号601至处理单元10以及输出第二控制信号603至电源管理单元56，藉以触发处理单元10通过除错存储器接口30从第二外部存储器42读取除错程序421，并接着执行除错程序421，以根据状态数据21进行除错模式。
第一控制信号601或是第二控制信号603可为一中断信号(interrupt)、一重置信号或是其他控制信号。在处理单元仍在运行中而使用者欲启动除错模式的情况下，使用者可将第二外部存储器42电连接除错存储器接口30，并将芯片选择引脚31的电压位准改变成高位准，例如使用者可将一小电阻值的电阻R1电连接芯片选择引脚31以及电源端VCC，则检测单元60可发出一中断信号至处理单元10，使处理单元10中断目前正在执行的程序，并接着执行对应所接收的中断信号的预设动作，例如，通过除错存储器接口30从第二外部存储器42读取除错程序421，并执行除错程序421。
在处理单元10当机(hang)中而使用者欲启动除错模式以找出处理单元10当机原因的情况下，使用者可将第二外部存储器42电连接除错存储器接口30，并将芯片选择引脚31的电压位准改变成高位准，当检测单元60检测到处理单元10当机，且处理单元10对中断信号没有反应，则检测单元60可传送重置信号至处理单元10，触发处理单元10重新启动。处理单元10重新启动后，通过除错存储器接口30从第二外部存储器42读取除错程序421，并执行除错程序421。
在处理单元10处于休眠状态而使用者欲启动除错模式的情况下，使用者可将第二外部存储器42电连接除错存储器接口30，并将芯片选择引脚31的电压位准改变成高位准，当检测单元60检测到处理单元10处于休眠状态，检测单元60可传送第二控制信号603至电源管理单元56，以触发电源管理单元56输出一唤醒信号561至处理单元10，将处理单元10唤醒以维持在一活动状态。被唤醒后，处理单元10通过除错存储器接口30从第二外部存储器42读取除错程序421，并执行除错程序421。
在一实际应用中，由于存储器接口管理单元50直接电连接第一外部存储器41以及第二外部存储器42，所以当使用者欲启动除错模式而将第二外部存储器42电连接除错存储器接口30时，同时也要将第一外部存储器41从常规存储器接口32移除，因此在除错模式下处理单元10只会从第二外部存储器42存取数据。然而，上述仅为举例而非为限制本发明，在后续内容将描述其他的实施方式。
为了避免在正常操作模式下除错存储器接口30的引脚闲置造成芯片资源浪费，本发明的芯片可包含多工器51，将除错存储器接口30的大部分引脚在正常操作模式下能提供其他功能。
多工器51的多个输入端分别电连接一功能线路组54以及一第二存储器接口线路组53，当检测单元60未检测到外部存储装置，多工器51电连接除错存储器接口30中除了芯片选择引脚31以外的其他引脚(例如三个引脚SCLK、MISO、MOSI)以及功能线路组54，且检测单元60通过开关61电连接芯片选择引脚31。因此，在正常操作模式下，除错存储器接口30的一特定引脚(例如芯片选择引脚31)专用于检测外部存储装置，而除错存储器接口30的其他引脚可作为其他功能引脚，例如作为GPIO引脚。藉此，可有效地避免芯片资源浪费。
当检测单元60通过芯片选择引脚31检测到外部存储装置，检测单元60输出选择信号602至多工器51与开关61，使得多工器51电连接第二存储器接口线路组53以及除错存储器接口30，且芯片选择引脚31也电连接第二存储器接口线路组53。因此，在除错模式下，除错存储器接口30的引脚皆用于电连接外部存储装置，处理单元10可通过除错存储器接口30存取外部存储装置。
处理单元10执行除错程序421后，处理单元10会根据状态数据21进行除错模式。例如，在除错模式下，处理单元10可将状态数据21储存在外部存储装置，或是传送到输出单元55。例如，处理单元10当机后，使用者可启动除错模式，将处理单元10当机时寄存器内的数据储存到外部存储装置，使用者可分析此些数据以判断处理单元10当机的原因。
在另一实施例中，如果芯片配置有输出单元55，例如灯号驱动引脚或是通用型输入输出(GPIO)引脚，则当使用者启动除错模式，寄存器内的数据可通过灯号驱动引脚传送到一灯号装置，提供使用者分析灯号装置的发光信号以进行除错。或者，当使用者启动除错模式，寄存器内的数据可通过GPIO引脚传送到一显示装置或其他除错装置，提供使用者分析显示装置或其他除错装置的显示内容以进行除错。
在一实施例中，除错程序421可包含加解密功能。当内部储存单元20储存的数据都是加密过的数据时，处理单元10运行除错程序421可同时执行解密功能，让传送到外部存储装置或是输出单元55的数据是已解密的数据，以便于使用者进行除错。或者，当此芯片是一安全芯片，在总线上传送的数据或是输出到外部存储装置或是输出单元55的数据都必须是已加密的数据，则处理单元10运行除错程序421可同时执行加密功能，让传送到外部存储装置或是输出单元55的数据是已加密的数据。
图3为本发明的用于芯片的除错机制的第二实施例的多工器的方块示意图。如图3所示，第二实施例与第一实施例不同之处在于第二实施例还包含一多工器59，而第二实施例的其他元件的运作原理与连接结构与第一实施例大致相同，故在此不再赘述。
多工器59包含多个输出端电连接存储器接口管理单元50、多个输入端电连接第一存储器接口线路组52以及第二存储器接口线路组53、以及一控制端接收检测单元60的选择信号602。在一正常操作模式，多工器51电连接第一存储器接口线路组52以及存储器接口管理单元50，使得处理单元10能通过存储器接口管理单元50以及常规存储器接口32，对一第一外部存储器41存取数据。当检测单元60通过芯片选择引脚31检测到外部存储装置，检测单元60输出选择信号602至多工器59，致使多工器51电连接第二存储器接口线路组53以及存储器接口管理单元50，使得处理单元10能通过存储器接口管理单元50以及除错存储器接口30，对第二外部存储器42存取数据。
请参阅图4，其为本发明的除错方法的步骤流程图。如图4所示，本发明的除错方法适用于一芯片，例如图1所示的芯片。芯片包含一处理单元以及一内部储存单元，内部储存单元用以储存处理单元运行时产生的状态数据。以下将搭配图1以详细说明本发明的除错方法的步骤S40至S42。在步骤S40，在芯片中，提供一除错存储器接口30以及一检测单元60，并使用检测单元60检测是否有一外部存储装置电连接除错存储器接口30。
在步骤S41，当检测单元60检测到有外部存储装置电连接除错存储器接口30，则产生并输出一控制信号至处理单元10，以触发处理单元10从外部存储装置读取一除错程序421。在一实施例中，控制信号可为一中断信号或一重置信号。
在一实施例中，除错存储器接口30可为一串行外设接口，而步骤S41还包含:使用检测单元60检测串行外设接口中的一芯片选择引脚31的电压位准是否为高位准，当检测单元60判断芯片选择引脚31的电压位准为高位准时，检测单元60可判断有外部存储装置电连接串行外设接口，并输出控制信号至处理单元10。
在步骤S42，使用处理单元10执行除错程序421，以根据状态数据21进行一除错模式。在一实施例中，在除错模式下，处理单元10可将状态数据21储存在外部存储装置。或者，当芯片包含一输出单元55时，例如灯号驱动引脚或是通用型输入输出(GPIO)引脚，则在除错模式下，状态数据21可通过灯号驱动引脚传送到一灯号装置，提供使用者分析灯号装置的发光信号以进行除错。或者，状态数据21可通过GPIO引脚传送到一显示装置或其他除错装置，提供使用者分析显示装置或其他除错装置的显示内容以进行除错。
请参阅图5，其为本发明的除错方法的一实施例的步骤流程图。如图5所示，
S411:当检测单元60检测到芯片选择引脚31的电压位准为高位准，表示有外部存储装置(例如第二外部存储器42)电连接除错存储器接口30，接着在步骤S412，检测处理单元10是否处于休眠状态。当处理单元10处于休眠状态，则进行步骤S413；当处理单元10没有处于休眠状态，则进行步骤S414。
在步骤S413，检测单元60传送第二控制信号603至电源管理单元56，以触发电源管理单元56输出一唤醒信号561至处理单元10，将处理单元10唤醒以维持在一活动状态。接着进行步骤S42。
在步骤S414，判断处理单元10是否能反应中断信号，当处理单元10能反应中断信号，则进行步骤S415；反之，当处理单元10不能反应中断信号，则进行步骤S416。
在步骤S415，检测单元60发出一中断信号至处理单元10，使处理单元10中断目前正在执行的程序，接着执行步骤S42，以执行对应所接收的中断信号的预设动作，例如，通过除错存储器接口30从第二外部存储器42读取除错程序421，并执行除错程序421。
在步骤S416，检测单元60可发出重置信号至处理单元10，触发处理单元10重新启动，接着进行步骤S42；例如，处理单元10重新启动后，通过除错存储器接口30从第二外部存储器42读取除错程序421，并执行除错程序421。
综上所述，本发明的具有除错存储器接口的芯片，可让使用者便利地直接通过除错存储器接口取得处理单元运行的状态数据，以进行除错。因此，不须专用的除错工具，例如联合测试工作群组(JTAG)工具或是线上仿真器(ICE)，电路结构较简单且引脚数量少的小型芯片也可进行除错。此外，除错存储器接口中，只需保留至少一引脚作为检测用，而除错存储器接口的大部分引脚可以有多种功能，因此，本发明提出的芯片架构不会占用太多引脚，也很适合引脚数量少的小型芯片。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的权利要求范围所界定者为准。

Claims (10)

1.一种具有除错存储器接口的芯片，其特征在于，包含:
一处理单元；
一内部储存单元，用以记录该处理单元运行时产生的状态数据；
一除错存储器接口；
一检测单元，用以检测是否有一外部存储装置电连接该除错存储器接口；
其中，当该检测单元检测到该外部存储装置电连接该除错存储器接口，该检测单元产生并输出一控制信号至该处理单元，以触发该处理单元从该外部存储装置读取一除错程序，并执行该除错程序，以根据该状态数据进行一除错模式。
2.如权利要求1所述的芯片，其特征在于，还包含一存储器接口管理单元，该除错存储器接口电连接该存储器接口管理单元，该处理单元通过该存储器接口管理单元从该外部存储装置读取该除错程序。
3.如权利要求1所述的芯片，其特征在于，其中该除错存储器接口为一串行外设接口，该检测单元检测该串行外设接口中的一芯片选择引脚的电压位准是否为高位准，当该检测单元判断该芯片选择引脚的该电压位准为高位准时，该检测单元判断该外部存储装置电连接该串行外设接口，并输出该控制信号至该处理单元。
4.如权利要求3所述的芯片，其特征在于，还包含一多工器，该多工器的多个输入端分别电连接一功能线路组以及一存储器接口线路组，当该检测单元未检测到该外部存储装置，该多工器电连接该串行外设接口中除了该芯片选择引脚以外的多个引脚以及该功能线路组，当该检测单元检测到该外部存储装置，该多工器电连接该存储器接口线路组以及该串行外设接口。
5.如权利要求4所述的芯片，其特征在于，还包含一开关，该芯片选择引脚通过该开关选择性电连接该检测单元以及该多工器。
6.如权利要求4所述的芯片，其特征在于，其中该控制信号为一中断信号或一重置信号。
7.如权利要求4所述的芯片，其特征在于，还包含一电源管理单元，该检测单元通知该电源管理单元，控制该处理单元维持在一活动状态，使得该处理单元从该外部存储装置读取该除错程序。
8.如权利要求4所述的芯片，其特征在于，其中该除错模式包含该处理单元将该状态数据储存在该外部存储装置。
9.如权利要求4所述的芯片，其特征在于，还包含一输出单元，该除错模式包含该处理单元将该状态数据传送至该输出单元，该输出单元包含一通用型输入输出引脚或是一显示元件，该显示元件可显示该状态数据，该通用型输入输出引脚可传送该状态数据至一外部装置。
10.一种除错方法，其特征在于，适用于一芯片，该芯片包含一处理单元以及一内部储存单元，该内部储存单元用以储存该处理单元运行时产生的状态数据，该除错方法包含:
提供一除错存储器接口以及一检测单元，并使用该检测单元检测是否有一外部存储装置电连接该除错存储器接口；
当该检测单元检测到有该外部存储装置电连接该除错存储器接口，则产生并输出一控制信号至该处理单元，以触发该处理单元从该外部存储装置读取一除错程序；
使用该处理单元执行该除错程序，以根据该状态数据进行一除错模式。
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