CN112631368A

CN112631368A - 一种处理器的计时方法及装置

Info

Publication number: CN112631368A
Application number: CN202011562837.7A
Authority: CN
Inventors: 赖雪峰; 李学成
Original assignee: Lenovo Future Communication Technology Chongqing Co Ltd
Current assignee: Lenovo Future Communication Technology Chongqing Co Ltd
Priority date: 2020-12-25
Filing date: 2020-12-25
Publication date: 2021-04-09
Anticipated expiration: 2040-12-25
Also published as: CN112631368B

Abstract

本发明公开一种处理器的计时方法及装置，包括：根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定所述当前长周期对应的计数参数；当主处理器运行的机器周期满足所述计数参数，所述主处理器生成第二计时信号；根据所述第二计时信号在所述当前长周期中确定出所述当前短周期；由此使得辅处理器发送第一计时信号的频率显著下降，避免了主处理器过于频繁的响应；以适用于时隙理论时长较短的通信场景；在每个长周期中重新确定计数参数，能够使每个长周期中计数参数对应物理时长，均与短周期的标准时长基本一致，从而有效的避免上述情况产生的误差随时间积累。

Description

一种处理器的计时方法及装置

技术领域

本发明涉及计算机技术领域，尤其涉及一种处理器的计时方法及装置。

背景技术

在基于通用服务器的无线基站当中，通常采用处理器(CPU)+加速卡(FPGA)的架构实现基站功能。在这一架构当中CPU通常是基于FPGA的中断帧进行时隙的划分，从而实现通信中的计时。以该计时，可作为基站进行通信交互的基础。

现有技术中CPU和FPGA的信令交互如图1所示。在图1中CPU以FPGA发送的中断帧作为当前时隙的起点(同时也是上一个时隙的终点)，CPU响应该中断帧进行计时，并记录当前时隙对应的编号。在当前时隙中，FPGA与CPU之间可进行上下行信号的交互。在通信过程中上述的信令交互将循环进行。

在上述的信令交互过程中，CPU的运行会严格的受控于中断帧。而一旦CPU响应中断帧延时甚至丢失中断帧，则会使CPU处理数字信号的时间缩短，导致CPU的下行无法满足实时性要求；在严重的情况下还可能出现通信故障。

发明内容

本发明提供一种处理器的计时方法及装置，以至少解决现有技术中存在的以上技术问题。

第一方面，本发明提供一种处理器的计时方法，包括：

根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定所述当前长周期对应的计数参数；

当主处理器运行的机器周期满足所述计数参数，所述主处理器生成第二计时信号；

根据所述第二计时信号在所述当前长周期中确定出所述当前短周期。

还包括：

设置所述当前短周期的标准时长；

根据所述当前短周期的标准时长，和所述当前长周期与所述当前短周期的比例值，确定所述预设周期。

所述根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定所述当前长周期对应的计数参数包括：

根据所述第一计时信号，和上一长周期对应的第三计时信号，确定所述上一长周期对应的机器周期数量；

根据所述上一长周期对应的机器周期数量，和所述当前长周期与所述当前短周期的比例值，确定所述计数参数。

所述当所述主处理器运行的机器周期满足所述计数参数，所述处理器生成第二计时信号包括：

当所述主处理器运行的机器周期的数量每一次达到所述计数参数的整数倍时，则生成一次所述第二计时信号。

所述根据所述第二计时信号在所述当前长周期中确定出所述当前短周期包括：

将相邻两个所述第二计时信号之间的运行时段，确定为所述当前短周期的运行时段；

根据所述第二计时信号确定所述当前短周期对应的计时编号；

根据所述当前短周期的运行时段，和所述当前短周期对应的计时编号，确定所述当前短周期。

所述根据所述第二计时信号确定所述当前短周期对应的计时编号包括：

当每一次生成所述第二计时信号，所述主处理器响应于所述第二计时信号确定所述当前短周期对应的计时编号。

还包括：

在所述当前短周期中，接收所述辅处理器发送的上行信号，并向所述辅处理器反馈下行信号。

第二方面，本发明提供一种处理器的计时装置，所述装置应用于处理器，所述装置包括：

计数参数确定模块，用于根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定所述当前长周期对应的计数参数；

第二计时信号生成模块，用于在主处理器运行的机器周期满足所述计数参数时，生成第二计时信号；

计时模块，用于根据所述第二计时信号在所述当前长周期中确定出所述当前短周期。

第三方面，本发明提供一种计算机可读存储介质，所述存储介质存储有计算机程序，所述计算机程序用于执行本发明所述的处理器的计时方法。

第四方面，本发明提供一种电子设备，包括：

处理器；

用于存储所述处理器可执行指令的存储器；

所述处理器，用于从所述存储器中读取所述可执行指令，并执行所述指令以实现本发明所述的处理器的计时方法。

与现有技术相比，本发明提供的一种处理器的计时方法及装置，辅处理器每个长周期发送一次第一计时信号，根据第一计时信号计数参数；并使主处理器在长周期中根据计数参数完成计时；由此使得辅处理器发送第一计时信号的频率显著下降，避免了主处理器过于频繁的响应；以适用于时隙理论时长较短的通信场景；在每个长周期中重新确定计数参数，能够使每个长周期中计数参数对应物理时长，均与短周期的标准时长基本一致，从而有效的避免上述情况产生的误差随时间积累。

附图说明

图1为现有技术中信令交互的示意图；

图2为本发明一实施例提供的一种处理器的计时方法的流程示意图；

图3为本发明一实施例提供的一种处理器的计时方法中信令交互的示意图；

图4为本发明一实施例提供的另一种处理器的计时方法的流程示意图；

图5为本发明一实施例提供的一种处理器的计时装置的结构示意图。

具体实施方式

为使本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

现有技术中CPU和FPGA的信令交互如图1所示。即CPU以FPGA发送的中断帧作为当前时隙的起点，同时也是上一个时隙的终点。也就是说，FPGA的两个中断帧之间形成通信层面上所谓的一个“时隙”。基于FPGA的特性，现有技术中认为FPGA定期发送的中断帧的时间间隔是准确并恒定的。所以CPU可以基于中断帧确定当前时隙对应的时间范围，并确定当前时隙对应的编号，由此实现精确的时隙划分，即处理器计时。以时隙为基础，CPU和FPGA之间能够进行上下行交互。

不过，CPU若要实现时隙划分，其必须对于中断帧信号进行及时的响应。一旦CPU响应中断帧延时甚至丢失中断帧，则会导致CPU的下行无法满足实时性要求，在严重的情况下还可能出现通信故障。

但上述的处理器计时方式也存在一定的局限性。例如在5GNR的标准当中，若采用30kHz子载波，则一个时隙的理论时长为0.5毫秒。而若采用120kHz子载波，则一个时隙的理论时长为0.125毫秒。以目前CPU的性能特点而言，无法在这一频率下及时的响应FPGA的中断帧，从而实现处理器计时。也就是说，上述的处理器计时方法不能够适用于时隙理论时长较短的通信场景中。

因此，本发明实施例将提供一种处理器的计时方法，以至少解决现有技术中存在的以上技术问题。

在本实施例当中，可预先的设置短周期的标准时长。一个短周期就相当于一个时隙。标准时长则是短周期理论上的物理时间长度。一般情况下，短周期的标准时长取决于通信协议的具体情况。如前述，若在5GNR的标准当中采用30kHz子载波，则一个时隙的理论时长为0.5毫秒；而若采用120kHz子载波，则一个时隙的理论时长为0.125毫秒，诸如此类。本实施例中，假设一个短周期的标准时长为t。

另外还可设置长周期与短周期的比例值。长周期将由连续的特定数量的短周期将组成。而该比例值，可明确一个长周期中具体包括多少短周期。本实施例中，假设比例值为n。也就是说，可根据短周期的标准时长，和长周期与短周期的比例值确定预设周期。预设周期就相当于长周期理论上的时间长度。本实施例中，预设周期即n*t。

如图2所示，本实施例中方法包括以下步骤：

步骤201、根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定当前长周期对应的计数参数。

本实施例中，同样可基于上述的通用服务器中处理器(CPU)+加速卡(FPGA)的架构。其中，CPU可称为主处理器，FPGA可称为辅处理器。本实施例中的执行主体，具体可以是主处理器。

第一计时信号本质上类似于上述的中断帧。但是本实施例为解决上述技术问题，不再令辅处理器每个短周期(即每个时隙)生成并发送一次第一计时信号，而是每个长周期(即n个时隙)生成并发送一次第一计时信号；也就是按照预设周期n*t生成并发送第一计时信号。因此辅处理器发送第一计时信号的频率将下降到现有技术的1/n，由此可以避免主处理器过于频繁的响应。

在一个长周期当中，需要由主处理器自行确定各个短周期以完成计时。基于FPGA的特性，可认为辅处理器能够精确的按照n*t的预设周期发送第一计时信号，也就是认为主处理器接收到第一计时信号的时间是准确并恒定的。但是基于CPU的特性，其自行计时确定的短周期的标准时长(时间t)可能存在误差。所以第一计时信号的作用在于，在每个长周期中对主处理器的自行计时进行校正和误差消除。

因此可以理解的是，上述比例值的设定可根据主处理器的响应能力，以及短周期的标准时长进行权衡设定。假如比例值n的数值过低，则辅处理器发送第一计时信号的频率依然过高，使得主处理器难以及时响应。反之假如比例值n数值过高，则有可能导致误差积累严重而未及时得到校正，从而影响计时的准确性。

具体的，本实施例中将根据第一计时信号确定计数参数，从而实现误差消除。如图3所示，在上一长周期结束，当前长周期即将开始时，确定计数参数的方式具体为：根据第一计时信号，和上一长周期对应的第三计时信号，确定上一长周期对应的机器周期数量；根据上一长周期对应的机器周期数量，和当前长周期与当前短周期的比例值，确定计数参数。

需要说明的是，主处理器自行确定各个短周期以完成计时，需要基于主处理器内部的机器周期实现。所谓机器周期，本领域中通常称之为cycle，即是主处理器主频的倒数。随着主处理器主频的浮动，每个机器周期对应的物理时长也会发生变化。所以基于机器周期确定短周期以进行计时，无法确保短周期的实际时长严格的等于其标准时长。此为主处理器自行计时产生误差的主要原因。

第一计时信号实际上是辅处理器按照预设周期循环生成的。所以在图3当中，第三计时信号本质上就是辅处理器在上一长周期开始时发送的另一个“第一计时信号”。此处为避免叙述中出现混淆，将其命名为“第三计时信号”，以区分于当前长周期对应的“第一计时信号”。

辅处理器的第一计时信号和第三计时信号之间的时间范围即上一长周期。确定了上一长周期的时间范围后，可以确定主处理器在上一长周期中一共经过了多少个机器周期。本实施例中假定上一长周期中，机器周期的数量为m个。那么由于比例值设定长周期中包括n个短周期，所以上一长周期中的每个短周期实际包括的机器周期数量为m/n个。此时可以认为，上一长周期中的m/n个机器周期的物理时长，与短周期的标准时长基本一致。而上一长周期中每个短周期实际包括的机器周期数量，即是当前长周期的计数参数。

由于主处理器主频的浮动通常是渐变的，不会发生跃变。所以可以认为，结合上一长周期中的实际情况，可对当前长周期中主处理器的计时进行校正。也就是说，可以认为在当前长周期中的每个当前短周期，包括的机器周期数量也是m/n个。

需要说明的是，假使在较长的(包括多个长周期的)一段时间之内，始终认为短周期中包括m/n个机器周期，则随着主处理器主频的浮动，机器周期的物理时长发生变化，短周期的物理时长(即m/n个机器周期的物理时长)也将发生变化。即m/n个机器周期的物理时长，不再与短周期的标准时长基本一致，上述情况随着时间推移必然导致越来越严重的误差积累。所以本实施例中将通过在每个长周期重新确定该计数参数，以消除这一误差积累。

例如可在图3所示的信令图中以此类推的是，假设当前长周期中实际包括了k个机器周期，则当前短周期实际包括的机器周期数量为k/n个。而根据当前长周期的计数参数估算，当前短周期包括的机器周期数量是m/n个。显然m/n与k/n之间的差值，体现了每个当前短周期的时间误差。但是由于主处理器主频的浮动是渐变的，所以通常显然m/n与k/n之间的差值通常极小。因此对于处理器计时而言，这一误差在可接受的范围之内。

在下一长周期中，可将k/n确定为对应的计数参数。也就是说，每个长周期中计数参数可以是发生变化的，计数参数的变化一定程度上体现出主处理器主频浮动对于机器周期物理时长的影响。所以从更为宏观的时间范围来看，在每个长周期中基于前一个长周期的实际情况确定计数参数，能够使每个长周期中计数参数对应物理时长，均与短周期的标准时长基本一致，从而有效的避免上述情况产生的误差随时间积累。

步骤202、当主处理器运行的机器周期满足计数参数，主处理器生成第二计时信号。

步骤203、根据第二计时信号在当前长周期中确定出当前短周期。

在确定了计数参数之后，主处理器在当前长周期中即可根据该计数参数进行计时。也就是，每经过m/n个机器周期之后，便生成一个第二计时信号。并且认为两个第二计时信号中的时间范围，就是当前长周期中的一个当前短周期，或者说是一个时隙。该当前短周期的实际时长与其标准时长基本一致。

以此类推的是，在下一长周期中，主处理器则可每经过k/n个机器周期之后，便生成一个第二计时信号。以此避免误差逐渐积累，在此不赘述。

通过以上技术方案可知，本实施例存在的有益效果是：辅处理器每个长周期发送一次第一计时信号，根据第一计时信号计数参数；并使主处理器在长周期中根据计数参数完成计时；由此使得辅处理器发送第一计时信号的频率显著下降，避免了主处理器过于频繁的响应；以适用于时隙理论时长较短的通信场景；在每个长周期中重新确定计数参数，能够使每个长周期中计数参数对应物理时长，均与短周期的标准时长基本一致，从而有效的避免上述情况产生的误差随时间积累。

图2所示仅为本发明所述方法的基础实施例，在其基础上进行一定的优化和拓展，还能够得到所述方法的其他优选实施例。

如图4所示，为本发明所述处理器的计时方法的另一个具体实施例。本实施例在前述实施例的基础上，进行进一步拓展。所述方法具体包括以下步骤：

步骤401、根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定当前长周期对应的计数参数。

本实施例中，确定计数参数的过程与前述实施例中一致，在此不重复叙述。本实施例中可假设计数参数为100，长周期与短周期的比例值为5；即每个当前短周期中将包括100个机器周期，当前长周期中包括5个当前短周期。

步骤402、当主处理器运行的机器周期的数量每一次达到计数参数的整数倍时，则生成一次第二计时信号。

在当前长周期中，每当主处理器运行满足计数参数的机器周期数量之后，即生成一次第二计时信号以进行计时。换言之，就是每当运行的机器周期的数量达到计数参数的整数倍时，生成一次第二计时信号。

以本实施例中计数参数为100，比例值为5为例，则自当前长周期开始之后，主处理器每运行100个机器周期，或者说主处理器运行的机器周期数量每一次达到100的整数倍，便生成一个第二计时信号。实际上，就是在运行了100/200/300/400/500个机器周期时，分别生成第二计时信号。

步骤403、将相邻两个第二计时信号之间的运行时段，确定为当前短周期的运行时段。

主处理器每隔100个机器周期生成一次第二计时信号，也就是说相邻两个第二计时信号之间有100个机器周期。该机器周期的数量符合计数参数，说明两个第二计时信号之间的物理时间长度与短周期标准时长基本一致。所以本实施例中，将相邻两个第二计时信号之间的运行时段，确定为一个当前短周期的运行时段，即一个时隙所对应的物理时间范围。

需要说明的是，本实施例中将完全以第二计时信号确定当前短周期的运行时段。第一计时信号则仅用于校正和误差消除。

步骤404、根据第二计时信号确定当前短周期对应的计时编号。

在确定了当前短周期对应的运行时段之后，还需为当前短周期确定一个编号。该编号本质上相当于本领域中时隙的SFN号(全称System Frame Number，即系统帧号)。具体的，当每一次生成第二计时信号，主处理器响应于第二计时信号确定当前短周期对应的计时编号。

步骤405、根据当前短周期的运行时段，和当前短周期对应的计时编号，确定当前短周期。

确定了当前短周期的运行时段，和当前短周期对应的计时编号，即相当于确定了每个时隙对应的物理时间范围和SFN号。至此，本实施例中确定出的该当前短周期可构成本领域真正意义上的“时隙”。主处理器实现了对于时隙的划分，也就是实现了处理器的计时。

在当前短周期中，主处理器能够接收辅处理器发送的上行信号，并向辅处理器反馈下行信号。即以此计时为基础实现正常的通信。

如图5所示，为本发明所述处理器的计时装置的一个具体实施例。本实施例所述装置，即用于执行图2～4所述方法的实体装置。其技术方案本质上与上述实施例一致，上述实施例中的相应描述同样适用于本实施例中。本实施例中所述装置包括：

计数参数确定模块501，用于根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定当前长周期对应的计数参数。

第二计时信号生成模块502，用于在主处理器运行的机器周期满足计数参数时，生成第二计时信号。

计时模块503，用于根据第二计时信号在当前长周期中确定出当前短周期。

另外在图5所示实施例的基础上，优选的，还包括：

周期设置模块504，用于设置当前短周期的标准时长；根据当前短周期的标准时长，和当前长周期与当前短周期的比例值，确定预设周期。

计数参数确定模块501包括：

机器周期确定单元511，用于根据第一计时信号，和上一长周期对应的第三计时信号，确定上一长周期对应的机器周期数量。

计数参数确定单元512，用于根据上一长周期对应的机器周期数量，和当前长周期与当前短周期的比例值，确定计数参数。

计时模块503包括：

运行时段确定单元531，用于将相邻两个第二计时信号之间的运行时段，确定为当前短周期的运行时段；

计时编号确定单元532，用于根据第二计时信号确定当前短周期对应的计时编号；

短周期确定单元533，用于根据当前短周期的运行时段，和当前短周期对应的计时编号，确定当前短周期。

除了上述方法和设备以外，本申请的实施例还可以是计算机程序产品，其包括计算机程序指令，所述计算机程序指令在被处理器运行时使得所述处理器执行本说明书上述“示例性方法”部分中描述的根据本申请各种实施例的方法中的步骤。

所述计算机程序产品可以以一种或多种程序设计语言的任意组合来编写用于执行本申请实施例操作的程序代码，所述程序设计语言包括面向对象的程序设计语言，诸如Java、C++等，还包括常规的过程式程序设计语言，诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。

此外，本申请的实施例还可以是计算机可读存储介质，其上存储有计算机程序指令，所述计算机程序指令在被处理器运行时使得所述处理器执行本说明书上述“示例性方法”部分中描述的根据本申请各种实施例的方法中的步骤。

所述计算机可读存储介质可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以包括但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。

以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。

本申请中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。这里所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。这里所使用的词汇“诸如”指词组“如但不限于”，且可与其互换使用。

还需要指出的是，在本申请的装置、设备和方法中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本申请的等效方案。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本申请。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本申请的范围。因此，本申请不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本申请的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims

1.一种处理器的计时方法，包括：

2.根据权利要求1所述方法，还包括：

设置所述当前短周期的标准时长；

3.根据权利要求2所述方法，所述根据辅处理器按照预设周期生成的第一计时信号，和当前长周期与当前短周期的比例值，确定所述当前长周期对应的计数参数包括：

4.根据权利要求1所述方法，所述当所述主处理器运行的机器周期满足所述计数参数，所述处理器生成第二计时信号包括：

5.根据权利要求4所述方法，所述根据所述第二计时信号在所述当前长周期中确定出所述当前短周期包括：

6.根据权利要求5所述方法，所述根据所述第二计时信号确定所述当前短周期对应的计时编号包括：

7.根据权利要求1～6任意一项所述方法，还包括：

8.一种处理器的计时装置，所述装置应用于处理器，所述装置包括：

9.一种计算机可读存储介质，所述存储介质存储有计算机程序，所述计算机程序用于执行上述权利要求1-7任一项所述的处理器的计时方法。

10.一种电子设备，包括：

处理器；

用于存储所述处理器可执行指令的存储器；

所述处理器，用于从所述存储器中读取所述可执行指令，并执行所述指令以实现上述权利要求1-7任一项所述的处理器的计时方法。