CN112599472A - 半导体结构及其形成方法 - Google Patents

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黄鸿仪
彭羽筠
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朱家宏
梁顺鑫
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Abstract

本申请的实施例提供一种制造半导体结构的方法，包括：在导电部件上方接收具有介电层的结构；蚀刻穿过介电层的孔，并且暴露导电部件；第一金属沉积至孔中并且直接接触介电层和导电部件；在第一金属上方沉积第二金属；以及对包括第一金属和第二金属的结构进行退火。本申请的实施例还提供一种半导体结构。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步使得已经产生了几代IC，其中每一代都比前一代具有更小、更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小部件(或者线))却在减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供收益。这种按比例缩小也增加了处理和制造IC的复杂性。
例如，具有块状金属(例如钨(W))的具有阻挡层或者晶种层(例如钛、氮化钛、和氮化钽)的通孔插塞传统上已经用作IC互连中的通孔插塞。随着按比例缩小的继续进行，通孔插塞也变得越来越小，传统的通孔插塞表现出增加的电阻，并且在某些情况下变得不合适。在这些方面需要改进。
发明内容
本申请的实施例提供一种形成半导体结构的方法，包括：在导电部件上方接收具有介电层的结构；蚀刻穿过介电层的孔，并且暴露所述导电部件；第一金属沉积至所述孔中并且直接接触所述介电层和所述导电部件；在所述第一金属上方沉积第二金属；以及对包括所述第一金属和所述第二金属的所述结构进行退火。
本申请的实施例提供一种形成半导体结构的方法，包括：在导电部件上方接收具有介电层的结构；蚀刻穿过介电层的孔，并且暴露导电部件；第一金属沉积至孔中并且直接接触介电层和导电部件；将第二金属的离子注入至第一金属中；以及对包括第一金属和第二金属的结构进行退火。
本申请的实施例提供一种半导体结构，包括：导电部件；介电层，位于导电部件上方；以及插塞，位于导电部件上方，并且至少部分地由介电层围绕，其中，插塞包括第一金属和不同于第一金属的第二金属，其中，第二金属沿着第一金属和介电层之间的界面分布。
本申请的实施例提供了用于无阻插塞的方法和结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的方面构造的半导体结构的截面图；图1B、图1C、和1D示出了图1A的半导体结构的示例；
图2示出了根据本发明的方面的用于形成图1A至图1D所示的半导体结构的方法的流程图；
图3A、图3B、图3C、图3D、图3E、和图3F示出了根据一些实施例的根据图2的方法在各个制造步骤期间的半导体结构的截面图；
图4示出了根据本发明的方面的用于形成图1A至图1D所示的半导体结构的另一种方法的流程图；
图5A、图5B、图5C、和图5D示出了根据一些实施例的根据图4的方法在各个制造步骤期间的半导体结构的截面图；
图6示出了根据本发明的方面的用于形成图1A至图1D所示的半导体结构的另一种方法的流程图；
图7A、图7B、和图7C示出了根据一些实施例的根据图6的方法在各个制造步骤期间的半导体结构的截面图；
图8A和图8B示出了本发明的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“约”、“近似”等描述数字或者数字范围时，除非另有说明，否则该术语旨在涵盖在所描述的数字的+/-10％以内的数字。例如，术语“约5nm”涵盖4.5nm至5.5nm的尺寸范围。
本发明总体上涉及半导体器件和制造方法，更具体地涉及用于使集成电路(IC)的不同层之间的导电部件进行互连的插塞。插塞有时称作通孔、通孔插塞、或者接触插塞。传统的插塞具有阻挡层或者围绕块状金属层的晶种层。阻挡层保护块状金属层免受诸如(一些)层间介电层的周围结构的影响。随着IC继续按比例缩小，插塞也按比例缩小，从而插塞中的块状金属的体积变小。因此，传统插塞的电阻增加。随着插塞的临界尺寸缩小至10nm或者更小，需要一种新的插塞结构。本发明的目的是提供与传统插塞相比具有较低电阻的无阻插塞。顾名思义，无阻插塞在插塞的(一些)金属层和插塞的(一些)金属层周围的那些结构之间没有阻挡层或者晶种层。因此，对于相同的通孔而言，无阻插塞与传统插塞相比能够提供更大的金属体积，从而与传统插塞相比能够提供更低的电阻。为了稳定无阻插塞和周围的结构之间的界面，本发明的无阻插塞包括两种金属。沉积第一金属以填充通孔，并且将第二金属引入第一金属的多个晶粒之间的晶界中，和/或引入第一金属与那些周围结构之间的界面中。第二金属的作用是稳定(或者钉扎)第一金属的晶粒，并且增加无阻插塞的热稳定性，以用于后续工艺。如果没有第二金属，则无阻插塞可能会在后续的热处理过程中发生变形(例如点蚀或者开槽)，这将引起IC的质量和可靠性问题。
图1A示出了根据本发明的方面构造的半导体器件(或者半导体结构)100的截面图。参考图1A，器件100包括衬底102，该衬底102可以包括硅衬底(例如，硅晶圆)或者另一半导体，例如：锗；化合物半导体，包括碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟、和锑化铟；合金半导体，包括硅锗、砷化镓磷化物、磷化铟铝、砷化铝镓、砷化镓铟、磷化镓铟、和砷化镓铟磷化物；或其组合。在实施例中，衬底102可以包括铟锡氧化物(ITO)玻璃，包括绝缘体上硅(SOI)衬底，进行应变和/或应力化以提高性能，包括外延区、掺杂区，和/或包括其他适当的特征和层。特别地，衬底102可以包括有源区(例如鳍状有源区)和隔离结构以及各种有源和无源器件，例如p型场效应晶体管(PFET)、n型FET(NFET)、诸如FinFET和全环栅(GAA)FET的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、静态随机访问存储器(SRAM)单元、其他存储器单元、电阻器、电容器、和电感器。
仍然参考图1A，半导体结构100还包括位于衬底102上方的导电部件112。在一些实施例中，导电部件112可以是晶体管的电极的一部分，例如源极电极、漏极电极、或者栅极电极。源极(或者漏极)电极可以包括用于NFET的n型掺杂硅、用于PFET的p型掺杂硅锗、或者其他适当的材料。源极(或者漏极)电极还可以包括硅化物，例如硅化镍、硅化钛、硅化钴、或者其他适当的硅化物或者锗硅化物。栅极电极可以包括铝、钨、钴、和/或其他适当的材料。在一些实施例中，导电部件112可以是诸如源极接触件、漏极接触件、或者栅极接触件的接触部件的一部分，并且可以包括钴、钨、钌、铑、铱、钼、其他金属、诸如氮化钛或者氮化钽的金属氮化物、或其组合。在一些实施例中，导电部件112可以是互连结构的一部分，例如金属线或者金属插塞，并且可以包括铜、钴、钨、钌、铑、铱、钼、其他金属、诸如氮化钛或者氮化钽的金属氮化物、或其组合。
在本实施例中，半导体结构100还包括位于导电部件112上方的蚀刻停止层114。蚀刻停止层114可以包括氮化硅、氧化铝、碳化硅、碳氧化硅、或者其他适当的材料。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或者其他适当的沉积技术来形成蚀刻停止层114。蚀刻停止层114是可选的，在一些实施例中可以省略。
仍然参考图1A，半导体结构100还包括位于蚀刻停止层114上方的介电层116。介电层116可以包括介电材料(例如，诸如二氧化硅的半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物等)、低k介电材料、四乙氧基硅烷(TEOS)、旋涂玻璃(SOG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、和/或其他适当的介电材料。可以通过等离子体增强CVD(PECVD)、可流动CVD(FCVD)、或者其他适当的方法来形成介电层116。
仍然参考图1A，半导体结构100还包括无阻插塞110。插塞110在其底部和侧壁上由导电部件112、蚀刻停止层114、和介电层116包围，并与之直接接触。在本实施例中，插塞110包括第一金属118和第二金属120。第一金属118包括一个或者多个晶粒，在该示例中示出了两个晶粒118a和118b。第一金属118的晶粒之间的边界用虚线118-GB表示。在一些实施例中，自插塞110的顶面的晶界118-GB的深度“D”等于或者小于插塞110的高度“H”的60％，两者均沿着“Y”方向进行测量。例如，在一些实施例中，D与H的比值可以在20％至50％的范围内。第一金属118与周围结构112、114和116之间的界面用虚线118-INT表示。在本实施例中，第二金属120沿着晶界118-GB和界面118-INT分布。在一些实施例中，插塞110仅具有第一金属118的一个晶粒，例如晶粒118a；第二金属120沿着界面118-INT分布。虽然未在图1A中说明，但第二金属120也可以分布在第一金属118的(一些)晶粒内。在一些实施例中，沿着晶界118-GB和界面118-INT的第二金属120与第一金属118的比值高于第二金属118内部的第二金属120与第一金属118的比值。例如，沿着晶界118-GB和界面118-INT的该比值可以是10％至90％，而在第二金属118的晶粒内部的该比值可以是5％至40％。第二金属120用于在热处理期间稳定晶界118-GB以及界面118-INT。没有第二金属120，第一金属118可能沿着晶界118-GB和/或界面118-INT发生变形，从而引起质量和可靠性问题。
在一些实施例中，第二金属120具有比第一金属118的熔点更低的熔点，使得在退火工艺期间第二金属120可以沿着晶界118-GB和界面118-INT流动和扩散。对于进一步的该实施例，可以通过在第一金属118上方或者下方沉积第二金属120、然后实施退火工艺，来将第二金属120引入插塞110中。在一个示例中，第一金属118包括钌，第二金属120包括钴、镍、或者铑。在另一个示例中，第一金属118包括钌、铱、钼、和钨中的一种；第二金属118包括不同于第一金属、并且具有较低的熔点的金属，例如钴、镍、或者铑。
在一些实施例中，第二金属120可以具有比第一金属118的熔点更低或者更高的熔点。对于进一步的该实施例，可以通过将第二金属120的离子注入至第一金属118中、随后实施退火工艺使得注入的物质可以沿着晶界118-GB和界面118-INT扩散，来将第二金属120引入插塞110中。在该实施例的一个示例中，第一金属118包括钌，第二金属120包括钴、镍、铑、铱、钼、和钨中的一种。第一金属和第二金属的其他材料也是可能的。
图1B示出了结构100的示例，其中插塞110设置在源极/漏极上方。换句话说，在该示例中，插塞110是源极/漏极接触件。参考图1B，导电部件112是结构100的晶体管源极/漏极区(也称为源极/漏极区112)。源极/漏极区112与栅极结构111相邻。在栅极结构111的侧壁上方设置栅极侧壁间隔件113。在源极/漏极区112和栅极侧壁间隔件113上方设置接触蚀刻停止层114。在一些实施例中，源极/漏极区112可以包括轻掺杂源极/漏极(LDD)部件、重掺杂源极/漏极(HDD)部件、和/或外延生长的半导体部件。每个栅极结构111包括栅极介电层和栅极电极层。栅极介电层可以包括硅氧化物(SiO2)或者高k介电材料，例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他适当的金属氧化物、或其组合。栅极电极层可以包括多晶硅，或者一种或者多种金属，例如钛(Ti)、铝(Al)、钨(W)、钴(Co)、铜(Cu)、和/或其他适当的材料。栅极侧壁间隔件113可以包括一种或者多种介电材料，例如二氧化硅、氮化硅、氮氧化硅、其他介电材料、或其组合。
图1C和1D示出了结构100的两个示例，其中插塞110设置在包括硅化物部件112-1的源极/漏极电极上方。硅化物部件112-1可以包括硅化镍、硅化钛、硅化钴、或者其他适当的硅化物或者锗硅化物，并且可以通过在包括一种或者多种半导体材料的源极/漏极112上方沉积金属或者金属化合物、对结构进行退火以使金属或者金属化合物与一种或者多种半导体材料反应、并且去除未反应的金属或者金属化合物，来形成硅化物部件112-1。图1C至图1D的其他方面与图1B相同。第一金属118和硅化物部件112-1之间的界面是界面118-INT的一部分。图1C示出了其中在形成蚀刻停止层114之前形成硅化物部件112-1、并且硅化物部件112-1覆盖源极/漏极112的整个顶面的示例。图1D示出了其中在形成蚀刻停止层114和介电层116之后形成硅化物部件112-1、并且硅化物部件112-1覆盖在接触孔形成期间暴露的源极/漏极112的顶面的一部分的示例。
图2示出了根据一些实施例的用于形成半导体器件100的方法200的流程图。方法200仅是示例，并且并不打算将本发明的内容限制在权利要求中明确记载的范围之外。可以在方法200之前、之中、和之后提供附加操作，并且对于该方法的附加实施例而言，可以替换、除去或者移动所描述的一些操作。下面结合图3A至图3F来描述方法200，其示出了根据方法200的在制造步骤过程中的半导体器件100的各种截面图。
参考图2，在操作202，方法200提供(或者配备有)结构(或者工件)100，该结构具有衬底、位于衬底上方的导电部件、位于导电部件上方的可选的蚀刻停止层、以及位于蚀刻停止层上方的介电层。结构100的示例在图3A中示出。参考图3A，结构100包括衬底102、位于衬底102上方的导电部件112、位于导电部件112上方的蚀刻停止层114、以及位于蚀刻停止层114上方的介电层116。各种层102、112、114和116的示例性材料和组成已经参考图1A进行了描述，为了简化起见，在此作了省略。虽然未在图3A中显示，但衬底102可以包括有源器件(例如晶体管)和/或无源器件。导电部件112可以是IC的源极电极、漏极电极、栅极电极、源极接触件、漏极接触件、栅极接触件、互连线、互连通孔插塞、或者其他适当的导电元件。
在操作204，方法200对结构100进行蚀刻，以在其中形成通孔。所得结构100的示例在图3B中示出。参考图3B，通过蚀刻介电层116和蚀刻停止层114以暴露导电部件112来形成通孔117。在本实施例中，方法200还部分蚀刻导电部件112。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应性离子蚀刻(RIE)、和/或其他适当的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3、和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、和/或BCl3)、含溴气体(例如HBr、和/或CHBR3)、含碘气体、其他适当的气体、和/或等离子体、和/或其组合。例如，湿蚀刻工艺可以包括在以下材料中进行蚀刻：稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)、和/或乙酸(CH3COOH)的溶液；或者其他适当的湿蚀刻剂。在一些实施例中，操作204可以包括两个蚀刻操作。第一蚀刻操作对于介电层116的(一些)材料是选择性的并且在蚀刻停止层114处停止，第二蚀刻操作对于蚀刻停止层114的(一些)材料是选择性的。操作204可以还包括蚀刻后清洁工艺，以清洁通孔117，并且为随后的金属填充工艺做好准备。例如，清洁工艺可以是湿清洁工艺，例如SC1(标准清洁1)或者SC2(标准清洁2)工艺。在一些实施例中，通孔117的临界尺寸(例如，沿着“X”方向的尺寸，例如，在通孔117的下部处进行测量)为约10nm或者更小，其可能太小而无法用带有阻挡层的传统插塞来填充。
在操作206，方法200将第一金属层118沉积至通孔117中。所得结构100的示例在图3C中示出。第一金属层118基本上填充通孔117。与传统工艺不同，方法200在用第一金属层118填充通孔117之前并未沉积阻挡层。这是因为通孔117非常小，不具有足够的空间将阻挡层和金属填充层都容纳至其中而同时仍提供低电阻。在各种实施例中，第一金属层118可以包括钌、铑、铱、钼、钨、或者用于低电阻和空穴填充能力的另一种适当的金属。操作206可以使用任何适当的沉积技术，例如CVD、PVD、和镀敷(例如，电化学镀敷或者ECP)。
在各个实施例中，第一金属118的沉积(或者生长)从通孔117的底部以及从通孔117的侧壁开始。这导致第一金属118的多个晶粒从不同的站点和在不同的方向进行生长。这些晶粒最终在通孔117内彼此相遇，形成各种晶界118-GB。在图3C所示的示例中，第一金属118有四个晶粒：118a、118b、118c、和118d，它们之间的示例边界用虚线118-GB示出。在各种实施例中，第一金属118的晶粒可以在通孔117内自下而上布置、并排布置、或者自下而上和并排混合布置。图8A和8B示出了在操作212(CMP)之后在通孔117中具有多个晶粒的第一金属118的一些示例。特别地，图8A示出了自下而上堆叠的三个晶粒118a、118b、和118c，图8B示出了自下而上和并排的混合构造的五个晶粒。而且，取决于金属种类和沉积条件，第一金属118的晶粒可以具有不同的尺寸和/或形状。例如，当第一金属118主要是钌时，沉积温度为400℃或者更低时的晶粒小于沉积温度高于400℃时的晶粒。当晶粒较大时，它们趋于自下而上堆叠在通孔117中。当晶粒较小时，它们趋于并排同时自下而上分布。图3C还示出了第一金属118与周围结构之间的界面118-INT，该周围结构包括例如介电层116、蚀刻停止层114、和导电部件112。本发明的发明人已经发现如果未适当处理，则晶界118-GB和界面118-INT容易产生制造缺陷，例如由后续热处理引起的点蚀缺陷或者开槽缺陷。例如，第一金属118的晶粒可能收缩或者移动，并且介电层116的材料(例如，二氧化硅)可能扩散至晶界118-GB中，这些的每一个都是不希望的。本发明的方法200对第一金属118进行处理，以避免或者减少上述问题。
在操作208，方法200(图2)在第一金属118上方沉积第二金属120。所得结构100的示例在图3D中示出。在本实施例中，第二金属120具有比第一金属118的熔点更低的熔点。例如，第一金属118可以包括钌、铱、钼、和钨中的一种；第二金属120可以包括与第一金属118不同并且具有更低的熔点的金属，例如钴、镍、或者铑。可以使用诸如CVD、PVD、ALD、或者镀敷的任何适当技术来沉积第二金属120。例如，可以使用具有选自CCTBA(二钴六羰基叔丁基乙炔或其衍生物)、CCTMSA(二钴六羰基三甲基甲硅烷基乙炔)、或者CCBTMSA(羰基钴双(三甲基甲硅烷基乙炔))的前体的CVD来沉积钴。也可以使用ECP(电化学镀敷)、ALD、或者PVD来沉积钴。例如，可以使用具有(一些)适当的前体的ECP、PVD、ALD、或者CVD来沉积镍。例如，可以使用具有选自Di-μ-氯-四(三氟膦)铑(I)((PF3)2RhCl)2或者RhCl3或者氢化四(三氟膦)络合物、[RhCl(PF3)2]2、或者[RhXL2](2)(X＝Cl、Br、或者I；L＝CO、PH3、或者PF3)的前体的CVD来沉积铑。也可以使用ECP、PVD、或者ALD来沉积铑。
在操作210，方法200(图2)对结构100进行退火，以使第二金属120的原子扩散至晶界118-GB和界面118-INT中。在一些实施例中，第二金属120的原子也扩散至第一金属118的晶粒中。在一个实施例中，在第二金属120的熔点的八分之一(1/8)至二分之一(1/2)的温度范围内实施退火，例如第二金属120的熔点的四分之一(1/4)至二分之一(1/2)。例如，当第二金属120包括钴、镍、或者铑时，可以在300℃至500℃的温度范围内(例如400℃至500℃，或者约450℃)实施退火。达到这些温度或者温度范围可以有效地移动(或者扩散)第二金属120的原子，而不会对结构100造成负面影响。如果退火温度高于指定范围，则结构100的某些导电部件(例如，栅极电极、源极/漏极接触件、金属线、和/或第一金属118)可能会变形。如果退火温度低于指定范围，则第二金属120的原子可能无法很好地扩散。因此，已经发现上述指定温度范围特别适合于操作210。另外，使用通常不活泼的载气来实施退火，以防止第一金属和第二金属的氧化。载气可以是惰性气体，例如氩气(Ar)、氮气(N2)、氢气(H2)、氮-氢气(N2H2)、氨气(NH3)、其他适当的气体、或其混合物。退火可以实施几分钟，例如约3分钟至6分钟。
在退火期间，第二金属120的原子沿着晶界118-GB和界面118-INT扩散，在图3E中标记为118-GB(120)和118-INT(120)，以指示其中第二金属120的存在。在各种实施例中，沿着晶界118-GB的第二金属120与第一金属118的比值(就金属体积或者原子数而言)在10％至90％的范围内。而且，在各种实施例中，沿着界面118-INT的第二金属120与第一金属118的比值在10％至90％的范围内，这表明第一金属118和第二金属120都与诸如介电层116、蚀刻停止层114、和导电部件112的周围结构直接接触。由于在晶界118-GB和界面118-INT中存在第二金属120，因此无阻插塞110(图1A至图1D或者图3F)在随后的热处理中变得更稳定，从而防止或者减少其中的缺陷。在一个实施例中，第二金属120的原子也扩散至第一金属118的晶粒中。在一些另外的实施例中，在第一金属118的晶粒内的第二金属120与第一金属118的比值低于沿着晶界118-GB和界面118-INT的第二金属120与第一金属118的比值。例如，在各种实施例中，在第一金属118的晶粒内的第二金属120与第一金属118的比值可以在5％至40％的范围内。
在操作212，方法200(图2)实施化学机械平坦化(CMP)工艺，以从结构100去除多余的材料，该材料包括第二金属120和第一金属118的位于介电层116之上的部分。在本实施例中，CMP工艺还可以去除第一介电层116的一部分以及第二金属120和第一金属118在通孔内的一部分，以达到用于通孔插塞110的所期望的高度。所得结构100的示例在图3F中示出。参考图3F，无阻插塞110减小至仅具有第一金属118的两个晶粒118a和118b。第二金属120沿着晶界118-GB和界面118-INT分布。在本实施例中，两个晶粒118a和118b彼此堆叠。在可替代实施例中，两个晶粒118a和118b可以横向并排布置(尽管未示出)。在另一实施例中，结构100仅包括第一金属118的一个晶粒(例如118a)，并且第二金属120沿着界面118-INT分布。在一些实施例中，结构100可以包括多于两个的第一金属118的晶粒，并且这些晶粒可以自下而上竖直地布置和/或并排地横向布置。
在操作214，方法200(图2)对器件100实施进一步的处理，以形成诸如IC的半导体器件。例如，方法200可以形成位于无阻插塞110之上并且电连接至无阻插塞110的互连布线层。这可以涉及多种操作，例如在介电层116和无阻插塞110上方沉积层间介电层(ILD)、蚀刻ILD以形成沟槽并且在沟槽中暴露无阻插塞110、用一种或者多种金属填充沟槽、以及对一种或者多种金属和ILD实施CMP工艺。一种或者多种金属的所剩部分成为电连接至无阻插塞110的互连层。在各种操作期间，结构100可能会经历一种或者多种热处理。利用第二金属120稳定第一金属118，可以使得无阻插塞110在这些工艺中保持其完整性。
图4示出了根据另一实施例的用于形成半导体器件100的方法400的流程图。方法400仅是示例，并且并不打算将本发明的内容限制在权利要求中明确记载的范围之外。可以在方法400之前、之中、和之后提供附加操作，并且对于该方法的附加实施例而言，可以替换、除去或者移动所描述的一些操作。下面结合图5A至图5D来描述方法400，其示出了根据方法400的在制造步骤过程中的半导体器件100的各种截面图。
参考图4，在本实施例中，方法400包括操作202、204、206、210、212、和214，这些操作已经参考图2进行了描述。在操作206之后，方法400还包括用于将第二金属120的离子种类注入至第一金属118中的操作408。下面进一步描述方法400。
在操作202，方法400提供(或者配备有)结构(或者工件)100，该结构具有衬底、位于衬底上方的导电部件、位于导电部件上方的可选的蚀刻停止层、以及位于蚀刻停止层上方的介电层。在操作204，方法400对结构100进行蚀刻，以在其中形成通孔。在操作206，方法400将第一金属层118沉积至通孔中。在方法400的操作202、204、和206之后，所得结构100在图5A中示出。参考图5A，结构100包括衬底102、导电部件112、蚀刻停止层114、介电层116、和第一金属层118。第一金属层118填充通孔117(参见图3B)，通孔117位于层116、114、和112中并且直接接触各个层。第一金属层118与周围结构之间的界面用虚线118-INT表示。第一金属层118包括多个晶粒，例如晶粒118a、118b、118c、和118d。晶粒之间的边界用虚线118-GB表示。如果未适当地处理，则晶界118-GB和界面118-INT可能导致结构100的制造缺陷，例如点蚀缺陷或者开槽缺陷。本发明的方法400对第一金属118进行处理，以避免或者减少上述问题。
在操作408，如图5B所示，方法400(图4)将第二金属120的离子注入至第一金属118中。参考图5B，例如使用倾斜离子注入工艺，将第二金属120的离子注入至第一金属118中。在一个实施例中，离子注入工艺使用0度至30度范围内的倾斜角度和2keV至15keV范围内的注入能量。倾斜角度和注入能量的选择取决于通孔117(图3B)的高度和临界尺寸，以及最终插塞110(如图5D所示)的高度和临界尺寸。对于具有高纵横比(高而窄)的通孔，可以使用较小的倾斜角度和/或较高的注入能量，以使离子可以到达第一金属118的中下部。对于具有低纵横比(短而宽)的通孔，可以使用较大的倾斜角度和/或较低的注入能量。在各种实施例中，第二金属120可以具有比第一金属118的熔点更高或者更低的熔点。例如，第一金属118可以是钌，第二金属120可以是钴、镍、铑、铱、钼、和钨中的一种。用于第一金属和第二金属的其他材料也是可能的。注入的离子物质可以沿着晶界118-GB和/或沿着界面118-INT分布在第一金属118的晶粒中。
在操作210，方法400(图4)对结构100进行退火，以使第二金属120可以进一步扩散至晶界118-GB和界面118-INT中，并且稳定第一金属的晶粒。所得结构100在图5C中示出。在一个实施例中，在第一金属118第二金属120的熔点的较低的一个的八分之一(1/8)至二分之一(1/2)(例如四分之一(1/4)至二分之一(1/2))的温度范围内实施退火。例如，当第一金属118包括钌、并且第二金属120包括钴、镍、或者铑时，可以在300℃至500℃的温度范围内(例如400℃至500℃，或者约450℃)实施退火。达到这些温度或者温度范围可以有效地移动(或者扩散)第二金属120的原子，而不会对结构100造成负面影响。另外，使用通常不活泼的载气来实施退火，以防止第一金属和第二金属的氧化。载气可以是惰性气体，例如氩气(Ar)、氮气(N2)、氢气(H2)、氮-氢气(N2H2)、氨气(NH3)、其他适当的气体、或其混合物。退火可以实施几分钟，例如约5分钟。在各种实施例中，沿着晶界118-GB和界面118-INT的第二金属120与第一金属118的第一比值(就金属体积或者原子数而言)在10％至90％的范围内，在第一金属118的晶粒内的第二金属120与第一金属118的第二比值低于第一比值，并且可以在5％至40％的范围内。
在操作212，方法400(图4)实施化学机械平坦化(CMP)工艺，以从结构100去除多余的材料。例如，方法400可以去除第一介电层116的一部分以及第二金属120和第一金属118在通孔内的一部分，以达到用于通孔插塞110的所期望的高度。所得结构100的示例在图5D中示出，其与图3F所示的结构100基本相同。在操作214，方法400(图4)对器件100实施进一步的处理，以形成诸如IC的半导体器件。例如，方法400可以形成位于无阻插塞110之上并且电连接至无阻插塞110的互连布线层，这类似于方法200的操作212。
图6示出了根据又一个实施例的用于形成半导体器件100的方法600的流程图。方法600仅是示例，并且并不打算将本发明的内容限制在权利要求中明确记载的范围之外。可以在方法600之前、之中、和之后提供附加操作，并且对于该方法的附加实施例而言，可以替换、除去或者移动所描述的一些操作。下面结合图7A至图7C来描述方法600，其示出了根据方法400的在制造步骤过程中的半导体器件100的各种截面图。
参考图6，方法600包括操作202、204、和206，这些操作已经参考图2进行了描述。在操作206之后，所得结构100在图7A中示出。参考图7A，结构100包括衬底102、位于衬底102上方的导电部件112、位于导电部件112上方的可选的蚀刻停止层114、位于蚀刻停止层114上方的介电层116、以及第一金属层118。第一金属层118包括一个或者多个晶粒，在该示例中示出了四个晶粒118a、118b、118c、和118d。晶粒之间的边界用118-GB表示。第一金属层118与周围结构之间的界面用118-INT表示，周围结构包括例如介电层116、蚀刻停止层114、和导电部件112。
在该实施例中，导电部件112包括熔点比第一金属118熔点低的(一些)金属，使得在随后的退火过程中，来自导电部件112的金属元素可以扩散至晶界118-GB和界面118-INT中。来自导电部件112的金属元素也可以是第一金属118的晶粒。例如，第一金属118可以包括钌、铱、钼、和钨中的一种；导电部件112可以包括与第一金属118不同并且具有较低的熔点的金属，例如钴、镍、或者铑。在一个实施例中，导电部件112是接触部件，例如源极接触件或者漏极接触件。
在操作210，方法600(图6)对结构100进行退火，以使导电部件112的原子扩散至晶界118-GB和界面118-INT中。在一些实施例中，导电部件112的原子也扩散至第一金属118的晶粒中。该操作已经参考图2进行了讨论。
在操作212，方法600(图6)实施化学机械平坦化(CMP)工艺，以从结构100去除多余的材料，该材料包括第一金属118的位于介电层116之上的部分。在本实施例中，CMP工艺还去除第一介电层116的一部分以及第一金属118在通孔内的一部分，以达到用于通孔插塞110的所期望的高度。所得结构100的示例在图7C中示出，其与图3F所示的结构基本相同或者相似。在操作214，方法600(图6)对器件100实施进一步的处理，以形成诸如IC的半导体器件。操作212和214的方面已经参考图2进行了讨论。
图8A和8B示出了在操作212(CMP)之后，在通孔117中具有多个晶粒的第一金属118的一些示例。特别地，图8A示出了自下而上堆叠的三个晶粒118a、118b、和118c，图8B示出了自下而上和并排的混合构造的五个晶粒118a、118b、118c、118d、和118e。图1A至图1D、图3F、图5D、和图7C中所示的每个实施例中的第一金属118可以替换为图8A、图8B中所示的形式或者其他形式。
尽管并非旨在限制，但是本发明的一个或者多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了无阻插塞及其形成方法。无阻插塞具有低电阻和与周围(一些)介电层的稳定界面。无阻插塞包括第一金属和第二金属。第一金属占据无阻插塞的大部分，并且可以具有一个或者多个晶粒。第二金属沿着第一金属的晶界(如果有的话)以及沿着第一金属与周围结构之间的界面分布。第二金属稳定了第一金属的(一些)晶粒，并且减少了在热处理过程中与第一金属相关的点蚀或者开槽缺陷。可以通过沉积工艺或者离子注入工艺、然后通过退火工艺，将第二金属引入第一金属中。本发明的实施例可以容易地集成至生产线的现有或者未来中端(MOEL)工艺或者生产线的后端(BEOL)工艺中，并且对于制造10nm或更小的插塞特别有用。
在一个方面，本发明针对一种方法，该方法包括：在导电部件上方接收具有介电层的结构；蚀刻穿过介电层的孔，并且暴露导电部件；第一金属沉积至孔中并且直接接触介电层和导电部件；在第一金属上方沉积第二金属；以及对包括第一金属和第二金属的结构进行退火。
在一个实施例中，该方法还包括实施化学机械平坦化工艺，以去除第二金属的至少一部分。在一些实施例中，第一金属包括钌，并且第二金属包括钴、镍、或者铑。在一些其他实施例中，介电层包括二氧化硅，并且导电部件包括铜、钴、钨、钌、铑、铱、钼、硅化物、或者金属氮化物。
在一个实施例中，第一金属包括钌、铑、铱、钼、和钨中的一种；并且第二金属包括钴或者镍。在一个实施例中，第一金属具有比第二金属的熔点更高的熔点。在一个实施例中，在第二金属的熔点的八分之一到二分之一的温度范围内实施退火。
在一个实施例中，第二金属包括钴、镍、或者铑，并且在300℃至500℃的温度范围内实施退火。在一个实施例中，使用具有惰性气体、氮气(N2)、氢气(H2)、氮-氢气(N2H2)、或者氨气(NH3)的载气实施退火。在一个实施例中，第二金属的沉积包括化学气相沉积工艺、物理气相沉积工艺、或者镀覆工艺。
在另一方面，本发明针对一种方法，该方法包括：在导电部件上方接收具有介电层的结构；蚀刻穿过介电层的孔，并且暴露导电部件；第一金属沉积至孔中并且直接接触介电层和导电部件；将第二金属的离子注入至第一金属中；以及对包括第一金属和第二金属的结构进行退火。
在一个实施例中，第一金属包括钌，并且第二金属包括钴、镍、铑、铱、钼、和钨中的一种。在一个实施例中，使用0度至30度范围内的倾斜角度实施注入。在另一个实施例中，使用2keV至15keV范围内的能量实施注入。在一个实施例中，该方法还包括实施化学机械平坦化工艺，以去除第一金属的一部分。
在另一方面，本发明针对一种半导体结构，该结构包括：导电部件；介电层，位于导电部件上方；以及插塞，位于导电部件上方，并且至少部分地由介电层围绕。插塞包括第一金属和不同于第一金属的第二金属，其中第二金属沿着第一金属和介电层之间的界面分布。
在一个实施例中，第二金属还沿着第一金属和导电部件之间的另一界面分布。在一个实施例中，插塞包括第一金属的多个晶粒，并且第二金属还沿着多个晶粒的一个或者多个边界分布。在一个实施例中，第一金属包括钌、铑、铱、钼、或者钨；并且第二金属包括钴、镍、或者铑。在一个实施例中，第一金属包括钌，并且第二金属包括钴、镍、铑、铱、钼、和钨。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成半导体结构的方法，包括：
在导电部件上方接收具有介电层的结构；
蚀刻穿过所述介电层的孔，并且暴露所述导电部件；
第一金属沉积至所述孔中并且直接接触所述介电层和所述导电部件；
在所述第一金属上方沉积第二金属；以及
对包括所述第一金属和所述第二金属的所述结构进行退火。
2.根据权利要求1所述的方法，还包括：
实施化学机械平坦化工艺，以去除所述第二金属的至少一部分。
3.根据权利要求1所述的方法，其中，所述第一金属包括钌，并且所述第二金属包括钴、镍、或者铑。
4.根据权利要求3所述的方法，其中，所述介电层包括二氧化硅，并且所述导电部件包括铜、钴、钨、钌、铑、铱、钼、硅化物、或者金属氮化物。
5.根据权利要求1所述的方法，其中，所述第一金属包括钌、铑、铱、钼、和钨中的一种；并且所述第二金属包括钴或者镍。
6.根据权利要求1所述的方法，其中，所述第一金属具有比所述第二金属的熔点更高的熔点。
7.根据权利要求1所述的方法，其中，在所述第二金属的熔点的八分之一到二分之一的温度范围内实施所述退火。
8.根据权利要求1所述的方法，其中，所述第二金属包括钴、镍、或者铑，并且在300℃至500℃的温度范围内实施所述退火。
9.一种形成半导体结构的方法，包括：
在导电部件上方接收具有介电层的结构；
蚀刻穿过所述介电层的孔，并且暴露所述导电部件；
第一金属沉积至所述孔中并且直接接触所述介电层和所述导电部件；
将第二金属的离子注入至所述第一金属中；以及
对包括所述第一金属和所述第二金属的所述结构进行退火。
10.一种半导体结构，包括：
导电部件；
介电层，位于所述导电部件上方；以及
插塞，位于所述导电部件上方，并且至少部分地由所述介电层围绕，其中，所述插塞包括第一金属和不同于所述第一金属的第二金属，其中，所述第二金属沿着所述第一金属和所述介电层之间的界面分布。
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