CN112599471B - 包括导电结构布局的设备 - Google Patents

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Abstract

本申请涉及包括导电结构布局的设备。本公开的实施例涉及导电结构中的一或多个“切口”或切口图案的布置。布线层可以各自包括切口图案，所述切口图案包括穿过所述布线层的导电结构的一组切口，其中所述切口中的每一个在与所述切口正交的方向上彼此偏移。布线层中的所述切口图案可以与另一布线层中的所述切口图案正交。在一些实例中，所述切口图案可以是阶梯图案。在一些实例中，所述切口图案可以被其它导电结构中断。

Description

包括导电结构布局的设备
技术领域
本公开大体上涉及导电结构(例如，导线、布线层)，并且更明确地，涉及半导体装置中的导电结构。
背景技术
导电结构可以用于存储器装置中，包括易失性存储器，例如动态随机存取存储器(DRAM)。DRAM可以包括在高带宽存储器(HBM)中。HBM可以包括具有一或多个核心管芯和一或多个接口(IF)管芯的管芯(例如芯片)叠层。每个核心管芯可以包括由一或多个存储器单元组成的一或多个存储器阵列。核心管芯和/或IF管芯中的存储单元和/或其它结构可以通过一或多个导电结构彼此耦合。例如，导电结构可将一或多个存储器单元耦合到电压源。
发明内容
根据本申请的一个方面，提供了一种设备。所述设备包含：第一多个导电结构，其在第一维度上延伸，其中第一多个导电结构布置在多个行中；以及第一多个切口，其在与第一维度正交的第二维度上延伸，其中第一多个切口中的每一个设置在多个行中的至少一个行中，并且其中第一多个切口中的每一个在第一维度上彼此偏移第一距离。
根据本申请的另一个方面，提供了一种设备。所述设备包含：第一布线层，其包含：第一多个导电结构，其在第一维度上延伸；以及第一切口图案，其包括第一多个切口，第一多个切口设置在第一多个导电结构中的导电结构之间，其中第一多个切口在与第一维度正交的第二维度上延伸；以及第二布线层，其平行于所述第一布线层并且在第三维度上从第一布线层偏移，第二布线层包含：第二多个导电结构，其在第二维度上延伸；以及第二切口图案，其包括第二多个切口，第二多个切口与第一切口图案的第一多个切口正交，其中第二多个切口设置在第二多个导电结构中的导电结构之间，其中第二多个切口在所述第一维度上延伸。
根据本申请的又一个方面，提供了一种设备。所述设备包含：多个核心芯片，核心芯片中的每一个包括存储器阵列；以及接口芯片，其耦合到多个核心芯片，其中接口芯片被配置成向多个核心芯片提供信号以执行存储器操作，其中接口芯片包含：第一多个导电结构，其在第一维度上延伸；以及第一切口图案，其包括第一多个切口，第一多个切口设置在第一多个导电结构中的导电结构之间，其中第一多个切口在与第一维度正交的第二维度上延伸。
附图说明
图1是半导体装置中的导电结构的图示。
图2是根据本公开的实施例的包括半导体装置的半导体系统的示意图，所述半导体装置包括接口芯片和多个核心芯片。
图3是根据本公开的实施例的半导体装置中的导电结构的图示。
图4A是图1中所展示的导电结构的图示。
图4B是图3中所展示的导电结构的图示。
图5是根据本公开的实施例的用于半导体装置的一部分的布线层的布线图。
图6是图5中所展示的用于半导体装置的所述部分的两个布线层的布线图。
图7是根据本公开的实施例的用于半导体装置的另一部分的布线层的布线图。
图8是图7中所展示的用于半导体装置的所述部分的两个布线层的布线图。
具体实施方式
以下对某些实施例的描述在本质上仅是示范性的，并且决不旨在限制本公开的范围或其应用或使用。在以下对本系统和方法的实施例的详细描述中，参考了构成本文一部分的附图，并通过图示的方式展示了可以实施所述系统和方法的具体实施例。对这些实施例的描述足够细致，进而使本领域中的技术人员可以实践本文公开的系统和方法，应当理解，可以利用其它的实施例并且可以在不脱离本公开的精神和范围的前提下做出结构上和逻辑上的改变。此外，为了清楚起见，当某些特征对于本领域技术人员是显而易见的时，将不讨论它们的详细描述，以免混淆本公开的实施例的描述。因此，下面的详细描述不应被认为是限制性的，并且本公开的范围仅由所附权利要求限定。
导电结构可以用于各种半导体装置，例如控制器和存储器。一些导电结构可以用于耦合两个或多个组件。例如，运算放大器可以通过导电结构(例如导线)耦合到电源。为了耦合组件，在一些应用中，导电结构可以在装置上延伸一段距离。典型地，装置包括大量在装置上延伸不同距离的导电结构。在一些装置中，可以有多层导电结构(例如金属化层、布线层)，其中的一些可以通过一或多个通孔彼此耦合。可以将一层中的导电结构紧密地放置在一起以节省空间。然而，当导电结构之间的空间减小时，导电结构无意地彼此接触并引起短路的风险增加。长度长的导电结构也可能增加短路的风险。
在一些应用中，导电结构的长度被限制以降低短路的风险。例如，不允许导电结构超过最大长度。因此，代替沿着装置的方向延伸的单个导电结构，可以存在沿着在导电结构之间具有间隔或间断的方向延伸的几个导电结构。当观察导电结构的布局时，这些有限的长度可能在导电结构中产生“切口”或“断裂”的外观。
在本文中使用的术语“切口”或“切口图案”可以不指字面意义上地将导电结构切割成多个导电结构。相反，切口可以指导电结构之间的间隔或间断，切口图案可以指导电结构中的切口的布置，而不管这些间隔或间断是如何形成的。例如，如果通过镶嵌工艺制造装置，则导电结构可以设置在介电材料中设置的沟槽中。在这个实例中，切口可以包括分隔导电结构的介电材料的沟槽壁。在另一个实例中，可以在衬底上沉积导电材料以形成导电结构，并且切口可以包括导电结构之间的间隔，其中导电材料被去除或者没有导电材料沉积在衬底上。这些仅是两个说明性实例，并且导电结构可通过其它工艺形成而不脱离本公开的范围。
图1是半导体装置100中的导电结构中的切口的实例的图示。半导体装置100可以包括在Z维度上彼此偏移的两个布线层，其中每个布线层包括导电结构。一个布线层103可以包括沿Y维度的切口102，这限制了布线层中的导电结构的长度。另一个布线层105可以包括沿X维度的切口104，这限制了布线层中的导电结构的长度。X维度、Y维度和Z维度在坐标系101中展示。在图1中，Z维度延伸进和延伸出页面。X、Y和Z维度彼此正交。坐标系101可以以任何方式定向。
框108提供了布线层103在切口102附近的放大视图。如框108所示，布线层103可以包括沿X维度延伸的导电结构110。导电结构110在切口102附近是不连续的。切口102可以垂直于导电结构110的长度延伸(例如，切口102在Y维度上延伸)。框106提供了切口104附近的不同布线层的放大视图。布线层105可以包括在Y维度上延伸的导电结构112。在图1中所展示的实例中，导电结构112垂直于110中的导电结构延伸。类似于导电结构110，导电结构112在切口104周围是不连续的。切口104可以垂直于导电结构112的长度延伸(例如，切口104在X维度上延伸)。为了提供跨越切口102、104的连接，导电结构110、112可以例如通过通孔耦合到另一布线层中的导电结构112、110。
虽然导电结构中的切口，例如图1中的实例所展示的那些，可以降低短路的风险，但是切口也可以限制穿过一层内和多层之间的导电结构的可用路径和/或连接点(例如，可以耦合两个或多个导电结构的位置)。这些有限的路径可能导致导电结构中阻抗的增加。
本公开涉及导电结构的布局，与现有布局相比，其可以提供更多数量的可用路线和/或连接点。与现有布局中的导电结构的阻抗相比，根据本公开原理的布局可以允许导电结构中的阻抗减小。
图2是根据本公开的实施例的包括半导体装置的半导体系统的示意图，所述半导体装置包括接口芯片和多个核心芯片。例如，半导体系统201可以包括半导体装置200，其可以是三维(3D)存储装置，并且进一步包括中央处理单元(CPU)和存储器控制器271，其可以是封装衬底273上的中介层272上的控制器芯片。中介层272可以包括一或多个电源线275，其从封装衬底273提供电源电压。中介层272包括多个通道279，其可以互连CPU和存储器控制器271以及半导体装置200。
在一些实施例中，半导体装置200可以是高带宽存储器(HBM)。半导体装置200可以包括多个芯片(例如管芯)220，其包括相互堆叠的接口(IF)芯片203和核心芯片204。在这个例子中，每个核心芯片204可以是存储器芯片。每个核心芯片204可以包括多个存储单元，这些存储单元可以布置在存储器阵列中。核心芯片204还可以包括用于访问存储单元的电路。在一些实例中，存储器单元可以是DRAM存储器单元。IF芯片203可以包括用于访问核心芯片204上的存储单元以进行存储操作的电路。例如，IF芯片203可以包括命令/地址输入电路，其用于从存储器控制器271接收命令和地址。在一些实例中，IF芯片203可以包括内部时钟产生器，其用于向核心芯片204和/或IF芯片203的其它组件提供时钟信号。在一些实例中，IF芯片203可以包括内部电压产生器，其用于从电源线275接收外部电压(例如，VSS、VDD)并且向核心芯片204和/或IF芯片203的其它组件提供各种内部电压。在一些实例中，根据本公开的实施例，核心芯片204和/或IF芯片203的各种组件可以包括和/或通过一或多个导电结构耦合。例如，内部电压产生器可以通过一或多个导电结构耦合到外部电压源。在另一实例中，根据本公开的实施例的导电结构可以用于在IF芯片203和/或核心芯片204内和/或在IF芯片203和核心芯片204之间提供时钟信号。
半导体装置200可以包括导电硅通孔(TSV)225(例如，通过衬底电极)，其通过穿透IF芯片203和核心芯片204耦合IF芯片203和核心芯片204。IF芯片203可以通过例如凸块274的互连件耦合到中介层272。例如，凸块274可以是凸块间距小于约一百微米或小于一百微米并暴露在IF芯片203的外部上的微凸块。凸块274的一部分可以耦合到一或多个电源线275。凸块274的另一部分可以耦合到多个通道279。
虽然本文提供的实例可以涉及HBM，特别是用于从电源(例如，内部或外部的电压产生器)提供电压的导电结构，但是本公开的实施例不限于这种应用。也就是说，可以在其它存储器类型(例如，DDR、LPDDR)、其它半导体装置(例如，存储器控制器、CPU)中提供本文所述的导电结构和布局，和/或其可执行不同的功能(例如，信号线)。
图3是根据本公开的实施例的半导体装置300中的导电结构的图示。在一些实施例中，半导体装置300可以包括在半导体装置200中，例如IF芯片203中。在一些实施例中，半导体装置300可以包括两个布线层303、305。在一些实施例中，两个布线层303、305可以彼此平行并且可以在Z维度上彼此偏移。一个布线层303可以包括导电结构310，并且另一个布线层305可以包括导电结构312。布线层303中的导电结构310可以在行330中并且在与导电结构312正交的X维度上延伸。在一些实施例中，导电结构312可以在列332中并且在布线层305中在Y维度上延伸。X维度、Y维度和Z维度在坐标系301中展示。在图3中，Z维度延伸进和延伸出页面。X、Y和Z维度彼此正交。坐标系301可以具有任何定向。
布线层303可以包括根据切口图案302的切口314，其可以限制布线层303中的导电结构310的长度。布线层305可以包括根据切口图案304的切口330，其可以限制布线层303中的导电结构312的长度。在例如图3所展示的实施例的一些实施例中，切口图案302可以与切口图案304正交。虽然在图3中仅展示了两个布线层303、305，但是在一些实施例中，半导体装置300可以包括额外布线层。额外布线层可以在Z维度上从布线层303和305偏移。例如，额外布线层可以在布线层303、305之上、之下和/或之间。
框308提供了布线层303在一个切口图案302附近的放大视图。布线层303可以包括导电结构310，其关于切口图案302是间断的。为了更容易观察，切口图案302由虚线突出显示。与图1中所展示的切口102不同，切口314沿切口图案302布置，并以“阶梯”图案布置。切口314沿Y维度(例如，跨过导电结构310)延伸，并且彼此偏移(例如，从相邻或下一个切口)沿X维度(例如，沿导电结构310)延伸的距离316。因此，与图1中的切口102不同，切口314不沿着在一个维度(例如Y维度)上延伸的单个线对齐。
每个切口314可以延伸足以“切割”数个导电结构310的长度。在图3中所展示的实例中，切口314延伸穿过两个导电结构310。即，每个切口314“切割”两个相邻结构310。对于每个切口图案302，行330的导电结构310可以仅被相应切口图案302的一个切口314“切割”。当与布线层305重叠时，每个距离316可以延伸跨过布线层305中的数个导电结构312。在图3中所展示的实例中，每个距离316延伸跨过两个导电结构312。
框306提供了布线层305在切口图案304附近的放大视图。布线层305可以包括导电结构312，其关于切口图案304是间断的。为了更容易观察，切口图案304由虚线突出显示。类似于切口图案302，切口图案304是“阶梯”图案。切口320布置在切口图案304中，在X维度上(例如，跨过导电结构312)延伸，并且彼此偏移沿Y维度(例如，沿导电结构312)延伸的距离318。因此，切口320与图1中所展示的切口104相反，不沿着在一个维度(例如，X维度)上延伸的单个线对齐。
当与布线层303重叠时，每个距离318可以延伸跨过布线层303中的数个导电结构310。在图3中，距离318延伸跨过两个导电结构310。每个切口320可以延伸穿过数个导电结构312。在图3中所展示的实例中，切口320延伸穿过两个导电结构312。在一些实施例中，切口320可以不重叠。也就是说，对于每个切口图案304，列332的导电结构312可以仅被相应切口图案304的一个切口320“切割”。
如前所述，切口图案302和切口图案304的阶梯图案彼此正交。切口314布置在切口图案302中，在与切口320布置在切口图案304中的维度(例如维度)正交的维度(例如维度)上延伸。如图3中所展示的，从切口图案302的点A开始，每个距离316沿箭头322指示的X维度的方向延伸。类似地，从切口图案304的点B开始，每个切口320沿箭头324指示的X维度的方向延伸。如图3中所展示的，箭头322指示的方向与箭头324示的方向相反，这导致切口图案302和304的正交阶梯图案。
导电结构310和312可以用于执行不同的功能。例如，在本公开的一些实施例中，导电结构310和312是耦合到电源VSS、VDD并向电路提供电力的电源线。在一些实施例中，各种切口图案部分在其上延伸的导电结构的数量可以至少部分地基于电源的数量。例如，在有两个电源(例如，VSS和VDD)的情况下，切口部分314可以延伸跨过两个导电结构310，如先前针对图3中所展示的实例所描述的。在另一个例子中(图3中未展示)，如果有三个电源(例如，VSS、VDD1、VDD2)，切口部分314可以延伸跨过三个导电结构310。切口320和距离316、318布置在切口图案302和304中，因此也可以延伸穿过三个导电结构。然而，本公开不限于与电源的数量相关的电源线和/或切割长度的示例。例如，导电结构310、312可以是提供来自一或多个信号源的信号的信号线。在所述实例中，在一些实施例中，切口的各个部分可以延伸跨过数量等于信号源数量的导电结构。
在一些实施例中，导电结构310可以耦合到相应的导电结构312，例如，以向装置300的一或多个组件(未展示)提供电力。在一些实施例中，导电结构310和导电结构312可以通过通孔326、328彼此耦合，所述通孔可以在Z维度上在布线层303、305之间和/或穿过布线层延伸。在一些实施例中，导电结构310和/或导电结构312可以另外或任选地耦合到其它布线层(未展示)中的导电结构。在一些实施例中，导电结构310、312可以包括金属材料，例如铜、钨和/或多种金属材料的合金。在一些实施例中，通孔326、328可以包括导电材料，其在一些实施例中可以是金属材料。在一些实施例中，布线层303、305可以包括其中设置导电结构310、312的介电材料。在一些实施例中，可以使用镶嵌工艺制造布线层303、305。
导电结构的布局和/或导电结构中的切口可以限制导电结构的长度，这在一些实施例中可以降低短路的风险。此外，在一些实施例中，根据本公开的原理的导电结构的布局减小导电结构的阻抗。
图4A是图1中所展示的导电结构的图示，图4B是图中3所展示的导电结构的图示。
参见图4A，框402是装置100的一部分在切口102和切口104重合的附近的放大视图。装置100的局部横截面在框412中展示。所展示的布线层103和105与第三布线层403在Z维度上堆叠，所述第三布线层包括导电结构413。布线层103、105和/或403可以通过通孔414耦合。虽然在图4A中布线层103被展示为设置在布线层105和布线层403之间，但是在一些实施例中，布线层的顺序在其它实施例中可以不同。
如框402所示，切口102和104的交叉点将交叉点周围的区域分成四个象限A、B、C、D。由于切口102和104，为了提供从象限C到象限A的导电路径，导电路径404必须延伸到象限D中以耦合到导电结构413，从而“跳”过切口104。然后，导电路径404可以从象限D延伸到象限B，在那里其可以然后返回到布线层103、105以到达象限A。因此，装置100中的切口图案需要电路路径和/或在导电层103、105之间具有有限的耦合。这可以增加导电结构110、112沿着路径404的电阻。此外，延伸到第三层(例如，布线层403)中也可以增加阻抗。
参考图4B，框406是装置300的一部分在切口图案302和切口图案304重合的附近的放大视图。装置300的局部横截面在框416中展示。所展示的布线层303和305与第三布线层405在Z维度上堆叠，所述第三布线层包括导电结构415。布线层303、305和/或405可以通过通孔418耦合。虽然在图4B中布线层303被展示为设置在布线层305和布线层405之间，但是在一些实施例中，布线层的顺序在其它实施例中可以不同。
如框406所示，排列在切口图案302和304中的切口将交叉点周围的区域分成四个象限A'、B'、C'、D'。为了形成从象限C'到A'的导电路径408，导电路径408可以停留在布线层303和305之间。此外，与导电路径404相比，导电路径408可以以更直接的路由通过象限B'到象限A'。在一些实施例中，这可以减小导电路径408的路径长度和/或增加布线层303和305之间沿导电路径408的导电耦合的密度。在一些实施例中，这可以减小导电结构310和312沿着导电路径408的阻抗。此外，导电路径408不需要延伸到布线层405中，这也可以降低阻抗。
在一些实施例中，导电路径410还可以用于耦合象限A'和C'。导电路径410可以耦合到导电结构415以“跳跃”穿过切口304和302相交的地方。在一些实施例中，导电路径410可以与导电路径408结合使用，这可以进一步增加导电结构之间的耦合数量并降低阻抗。
尽管图3、4A和4B中提供的实例展示了两个布线层，在两个布线层中具有以切口图案布置的切口，但是在一些实施例中，仅单个布线层的导电结构可以包括切口。在一些实施例中，装置可以包括包含切口的单个布线层。例如，布线层可以包括导电结构，所述导电结构包括根据切口图案的切口。在一些实施例中，可以通过镶嵌工艺形成布线层。在一些实例中，第二布线层也可以包括在第一布线层中。第二布线层可以包括没有切口的导电结构或者可以具有根据另一切口图案的切口。
根据本公开的原理的具有切口的导电结构可以包括在半导体装置的一或多个层(例如，布线层)中。例如，一组导电结构(例如导电结构310)可以包括在金属化层(例如金属2层)中，而另一组导电结构(例如导电结构312)可以包括在另一金属化层(例如金属3层)中。然而，根据本公开的原理的具有切口的导电结构可以在布局中提供，所述布局还包括相同层中的导电结构，所述导电结构可以不包括根据本公开的原理的切口。
图5是根据本公开的实施例的用于半导体装置500的一部分的布线层503的布线图。在一些实施例中，半导体装置300可以包括在半导体装置500中。在一些实施例中，半导体装置500可以包括在半导体装置200中，例如IF芯片203中。X维度、Y维度和Z维度在坐标系501中展示。Z维度延伸进和延伸出页面。X、Y和Z维度彼此正交。坐标系501可以以任何方式定向。
布线层503可以包括各种导电结构，其中的一些可以包括根据切口图案的切口，而一些不包括根据切口图案的切口。例如，导电结构510可以包括根据切口图案的切口，而导电结构550可以不包括根据切口图案的切口。导电结构510和导电结构550都可以在X维度上延伸。导电结构510可以根据由虚线指示的切口图案502切割，以更便于观察。切口514可以布置在切口图案502中。切口514可以在Y维度上延伸，每个在X维度上彼此偏移距离516。在一些实施例中，切口图案502可以类似于图3所示的切口图案302。然而，导电结构550可以由切口514切割，所述切口根据切口图案502布置。例如，由圆圈552指示的区域可以包括导电结构550，其不具有切口514。为了保持切口514在电源线510中的图案，由圆圈552指示的区域的任一侧上的切口514可以在X维度上彼此偏移。例如，切口514可以偏移等于数个距离516的距离554，如果切口图案502完全连续通过由圆圈552指示的区域，则所述数个距离将在切口514之间处于由圆圈552指示的区域的任一侧上。在图5所示的实例中，距离554等于两个距离516。在一些实施例中，距离554的长度可以至少部分地基于由圆圈552指示的区域在Y维度上延伸多远。
图6是根据本公开的实施例的用于图5中所展示的半导体装置500的部分的布线层503和布线层505的布线图。布线层505可以在Z维度上与布线层503间隔开。布线层505可以包括导电结构，例如导电结构512。布线层503的导电结构510可以与布线层505的导电结构512通过通孔602耦合。在一些实施例中，导电结构510可以是电源线，并且导电结构550可以是信号线。然而，在其它实施例中，导电结构510、550可以用于不同目的。
图7是根据本公开的实施例的用于半导体装置500的另一部分的布线层503布线图。布线层505可以包括各种导电结构，例如导电结构512和导电结构560。导电结构512和导电结构560都可以在Y维度上延伸。导电结构512可以由布置在切口图案504中的切口切割，由虚线指示以便更容易观察。切口520布置在切口图案504中，可以在X维度上延伸，每个在Y维度上彼此偏移距离518。在一些实施例中，切口图案504可以类似于图3所示的切口图案304。然而，导电结构560可以不根据切口图案504进行切割布置。因此，在由圆圈752指示的区域中，可以没有切口520。为了保持切口520在导电结构512中的图案，在由圆圈752指示的区域的任一侧上的切口520可以在Y维度上彼此偏移。例如，切口520可以偏移等于数个距离518的距离754，如果切口504连续通过由圆圈752指示的区域，则所述数个距离将在切口520之间处于由圆圈752指示的区域的任一侧上。在图7所示的实例中，距离754等于两个距离518。在一些实施例中，距离754的长度可以至少部分地基于由圆圈852指示的区域在X维度上延伸多远。
在一些实施例中，在布线层中可以存在多个区域，其中根据切口图案没有切口或者切口不延伸布置在切口图案中的其它切口的长度，以便容纳其它导电结构。在图7中所展示的实例中，导电结构512设置在导电结构560的两个区域之间，由圆圈752和756指示。
图8是根据本公开的实施例的用于图7中所展示的半导体装置500的部分的布线层503和布线层505的布线图。同样，布线层503的导电结构510可以与布线层505的导电结构512通过通孔602耦合。在一些实施例中，导电结构512可以是电源线，并且导电结构560可以是信号线。然而，在其它实施例中，导电结构512、560可以用于不同目的。
尽管在切口图案504中通过导电结构560和在切口图案502中通过导电结构550存在“中断”，但是可以保持参照图4描述的用于耦合由切口图案502和504提供的导电结构510和512的耦合优点。
如图5至8所示，切口图案(例如切口/切口部分的布局)不需要应用于布线层中的所有导电结构。例如，当一些导电结构具有不同的最大允许距离和/或由于部件在半导体装置上的位置而需要在不同位置切割时，这可以允许存在灵活性。
在一些实施例中，与导电结构中的切口的现有布局相比，本文描述的导电结构中的切口的布局可以提供更短的路线、更多数量的可用路线和/或连接点。在一些实施例中，与现有布局中的导电结构的阻抗相比，根据本公开原理的布局可以允许导电结构中的阻抗减小。在一些实施例中，导电结构中的切口的布局不必应用于布线层中的所有导电结构。
当然，应当理解，根据本系统、设备和方法，本文描述的实例、实施例或过程中的任何一个可以与一或多个其它实例、实施例和/或过程组合，或者在单独的装置或装置部分之间被分离和/或执行。
最后，上述讨论仅仅是说明性的，不应该被解释为将所附权利要求限制到任何特定实施例或实施例组。因此，虽然已经特别详细地描述了本公开的各种实施例，但是还应当理解，在不脱离如在所附权利要求中阐述的本公开的更宽的和预期的精神和范围的情况下，本领域的普通技术人员可以设计许多修改和替代实施例。因此，说明书和附图被认为是说明性的，而不限制所附权利要求的范围。

Claims (20)

1.一种半导体设备，其包含：
第一多个导电结构，其在第一维度上延伸，其中所述第一多个导电结构布置在多个行中；以及
第一多个切口，其在与所述第一维度正交的第二维度上延伸，其中所述第一多个切口中的每一个设置在所述多个行中的至少一个行中，并且其中所述第一多个切口中的每一个在所述第一维度上沿着同一方向彼此偏移第一距离以形成第一阶梯图案；
第二多个导电结构，其在所述第二维度上延伸，其中所述第二多个导电结构布置在多个列中；以及
第二多个切口，其在所述第一维度上延伸，其中所述第二多个切口中的每一个设置在所述多个列中的至少一个列中，并且其中所述第二多个切口中的每一个在所述第二维度上沿着同一方向彼此偏移第二距离以形成第二阶梯图案，所述第二阶梯图案与所述第一阶梯图案正交。
2.根据权利要求1所述的半导体设备，其中所述第一距离延伸所述第二多个导电结构的数个导电结构，并且所述第二距离延伸所述第一多个导电结构的数个导电结构。
3.根据权利要求2所述的半导体设备，其中所述第二多个导电结构的导电结构的数量等于所述第一多个导电结构的导电结构的数量。
4.根据权利要求1所述的半导体设备，其中设置有所述第一多个切口中的每一个的行的数量等于设置有所述第二多个切口中的每一个的列的数量。
5.根据权利要求4所述的半导体设备，其中所述第一多个导电结构和所述第二多个导电结构包含电源线，并且行的数量和列的数量至少部分地基于电源的数量。
6.根据权利要求1所述的半导体设备，其中所述第一多个导电结构和所述第一多个切口设置在第一布线层中，并且所述半导体设备进一步包含第二布线层，所述第二布线层平行于所述第一布线层并且在第三维度上从所述第一布线层偏移，其中所述第二布线层包括在所述第二维度上延伸的第二多个导电结构。
7.根据权利要求6所述的半导体设备，其中所述第一多个导电结构中的至少一些耦合到所述第二多个导电结构中的至少一些。
8.根据权利要求6所述的半导体设备，其中所述第一布线层是通过镶嵌工艺形成。
9.一种半导体设备，其包含：
第一布线层，其包含：
第一多个导电结构，其在第一维度上延伸；以及
第一切口图案，其包括第一多个切口，所述第一多个切口设置在所述第一多个导电结构中的导电结构之间，其中所述第一多个切口在与所述第一维度正交的第二维度上沿着同一方向彼此偏移以形成第一阶梯图案；以及
第二布线层，其平行于所述第一布线层并且在第三维度上从所述第一布线层偏移，所述第二布线层包含：
第二多个导电结构，其在所述第二维度上延伸；以及
第二切口图案，其包括第二多个切口，所述第二多个切口与所述第一切口图案的第一多个切口正交，其中所述第二多个切口设置在所述第二多个导电结构中的导电结构之间，其中所述第二多个切口在所述第一维度上沿着同一方向彼此偏移以形成第二阶梯图案。
10.根据权利要求9所述的半导体设备，其中所述第一多个导电结构中的至少一些通过多个通孔耦合到所述第二多个导电结构中的至少一些，其中所述多个通孔在所述第三维度上延伸。
11.根据权利要求9所述的半导体设备，其进一步包含平行于所述第一布线层和所述第二布线层的第三布线层，其中所述第三布线层包含第三多个导电结构，其中所述第三多个导电结构中的至少一个耦合到所述第一多个导电结构或所述第二多个导电结构中的至少一个。
12.根据权利要求9所述的半导体设备，其中所述第一布线层进一步包含在所述第一维度上延伸的第三多个导电结构，其中所述第一多个切口中的切口不设置在所述第三多个导电结构中的导电结构之间。
13.根据权利要求12所述的半导体设备，其中所述第二布线层进一步包含在所述第二维度上延伸的第四多个导电结构，其中所述第二多个切口中的所述切口不设置在所述第四多个导电结构中的导电结构之间。
14.根据权利要求9所述的半导体设备，其中所述第一布线层是第三金属化层并且所述第二布线层是第二金属化层。
15.根据权利要求9所述的半导体设备，其中所述第一多个导电结构和所述第二多个导电结构包括铜或钨中的至少一种。
16.一种半导体设备，其包含：
多个核心芯片，所述核心芯片中的每一个包括存储器阵列；以及
接口芯片，其耦合到所述多个核心芯片，其中所述接口芯片被配置成向所述多个核心芯片提供信号以执行存储器操作，其中所述接口芯片包含：
第一多个导电结构，其在第一维度上延伸；以及
第一切口图案，其包括第一多个切口，所述第一多个切口设置在所述第一多个导电结构中的导电结构之间，其中所述第一多个切口在与所述第一维度正交的第二维度上沿着同一方向彼此偏移以形成第一阶梯图案；
第二多个导电结构，其在所述第二维度上延伸，其中所述第二多个导电结构在第三维度上从所述第一多个导电结构偏移；以及
第二切口图案，其包括第二多个切口，所述第二多个切口与所述第一切口图案的所述第一多个切口正交，其中所述第二多个切口设置在所述第二多个导电结构中的导电结构之间，其中所述第二多个切口在所述第一维度上沿着同一方向彼此偏移以形成第二阶梯图案。
17.根据权利要求16所述的半导体设备，其中所述接口芯片进一步包含内部电压产生器，并且所述第一多个导电结构和所述第二多个导电结构耦合到所述内部电压产生器。
18.根据权利要求16所述的半导体设备，其中所述第一多个导电结构布置在多个行中，其中所述第一多个切口中的每一个设置在所述多个行的数个行中，并且其中所述第一多个切口中的每一个在所述第一维度上彼此偏移第一距离，其中行的数量至少部分地基于提供给所述接口芯片的电压的数量。
19.根据权利要求18所述的半导体设备，其中所述第二多个导电结构布置在多个列中，其中所述第二多个切口中的每一个设置在所述多个列的数个列中，并且其中所述第二多个切口中的每一个在所述第二维度上彼此偏移第二距离，其中列的数量至少部分地基于提供给所述接口芯片的电压的所述数量。
20.根据权利要求19所述的半导体设备，其中所述第一距离延伸所述第二多个导电结构的数个导电结构，并且所述第二距离延伸所述第一多个导电结构的数个导电结构。
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