CN112596434B - 一种cpld引脚逻辑状态监测方法 - Google Patents
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Abstract
本发明公开了一种CPLD引脚逻辑状态监测方法,该方法在连接器件并上电后,首先选择器件型号,然后获取IDCODE并判断是否正确,之后设置定时器并在定时器触发后判断是否首次触发,在首次触发时需设置SAMPLE/PRELOAD指令,否则直接获取数据并解析,最后更新界面。本发明方法通过JTAG接口获取CPLD引脚逻辑状态,局限性小,使用方便,可大幅提高调试效率,具有很高的实用价值。
Description
技术领域
本发明属于硬件监测技术领域,涉及一种CPLD引脚逻辑状态监测方法。
背景技术
CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件)具有电路简单、使用方便、延时可预测等诸多优点,已经在电脑终端和工控等领域得到了广泛应用。然而不同于FPGA(Field-Programmable Gate Array,现场可编程门阵列),CPLD在调试时无法使用SignalTap、Chipscope等在线逻辑分析软件监测引脚逻辑状态,往往通过引线外接万用表或示波器的方式进行监测,局限性大、调试效率低,且容易导致短路等问题。
发明内容
(一)发明目的
本发明的目的是:针对现有CPLD引脚监测方法存在的局限性大、调试效率低、容易短路等问题,提供一种CPLD引脚逻辑状态监测方法。
(二)技术方案
为了解决上述技术问题,本发明提供一种CPLD引脚逻辑状态监测方法,其包括如下步骤:
步骤1,连接器件并上电;即通过JTAG下载线或JTAG直连方式将控制设备与CPLD器件相连,并为控制设备和CPLD器件上电;当控制设备为电脑时,通过JTAG下载线连接CPLD器件,当控制设备为处理器或逻辑器件时,通过JTAG直连方式连接CPLD器件;JTAG直连方式即处理器或逻辑器件的受控引脚直接连到或通过增加驱动或隔离的方式连到CPLD的JTAG引脚上。
步骤2,选择器件型号;即用户选择CPLD器件的具体型号。
步骤3,获取IDCODE并判断是否正确;获取IDCODE,即控制设备通过IR(Instruction Register,指令寄存器)设置IDCODE指令,并通过DR(Data Register,数据寄存器)获取IDCODE数据;判断是否正确,即判断获取的IDCODE与步骤2中已选器件型号的IDCODE是否一致,如果一致则进行后续步骤,否则结束。
步骤4,设置定时器;即根据指定的时长设置定时器,该时长应大于步骤5、步骤6、步骤7和步骤8的耗时之和。
步骤5,定时器触发并判断是否首次触发;即在步骤4设定的定时器触发时,判断是否为首次触发,如果为首次触发,则执行步骤6,否则跳过步骤6,直接执行步骤7。
步骤6,设置SAMPLE/PRELOAD指令;即控制设备通过IR设置SAMPLE/PRELOAD指令。
步骤7,获取数据并解析;获取数据,即在IR已经设置为SAMPLE/PRELOAD指令的前提下,通过DR获取SAMPLE数据;对该数据进行解析,具体是根据步骤2中所选器件对应的.bsd文件从该数据中解析出CPLD各引脚的逻辑状态;.bsd文件由器件厂商提供。
步骤8,更新界面;即根据步骤7中解析出的CPLD各引脚逻辑状态对显示界面进行更新;显示界面共两种,文本界面和图形界面;其中文本界面以文本列表形式提供CPLD引脚序号、引脚属性、逻辑状态和逻辑变化情况,引脚属性指明该引脚为通用I/O引脚还是特殊功能引脚,逻辑变化情况指明该引脚在本次界面更新前后的逻辑状态变化;图形界面提供与CPLD器件引脚布局相对关系一致的界面,对于每个引脚,通过特定的图形或颜色表示其逻辑状态。
(三)有益效果
上述技术方案所提供CPLD引脚逻辑状态监测方法,通过JTAG接口获取CPLD引脚逻辑状态,无需引线外接万用表或示波器,局限性小,使用方便,该方法可大幅提高调试效率,具有很高的实用价值。
附图说明
图1是本发明一种CPLD引脚逻辑状态监测方法的流程图。
具体实施方式
为使本发明的目的、内容和优点更加清楚,下面结合附图和实施例,对本发明的具体实施方式作进一步详细描述。
本实施例以Altera公司的EPM2210F256I5器件为例进行说明。
参照图1所示,本发明CPLD引脚逻辑状态监测方法包括以下步骤:
步骤1,连接器件并上电;即通过JTAG下载线或JTAG直连方式将控制设备与CPLD器件相连,并为控制设备和CPLD器件上电;本实施例选用控制设备为电脑,通过JTAG下载线USB Blaster连接CPLD器件EPM2210F256I5。
步骤2,选择器件型号;即用户选择CPLD器件的具体型号EPM2210F256I5,该CPLDIDCODE为0x020A40DD。
步骤3,获取IDCODE并判断是否正确;获取IDCODE,即控制设备通过IR(Instruction Register,指令寄存器)设置IDCODE指令0b0000000110,并通过DR(DataRegister,数据寄存器)获取IDCODE数据;如果获取到的IDCODE数据为0x020A40DD,则进行后续步骤,否则结束。
步骤4,设置定时器;即根据指定的时长设置定时器,该时长应大于步骤5、步骤6、步骤7和步骤8的耗时之和,本实施例指定时长500ms。
步骤5,定时器触发并判断是否首次触发;即在步骤4设定的定时器触发时,判断是否为首次触发,如果为首次触发,则执行步骤6,否则跳过步骤6,直接执行步骤7。
步骤6,设置SAMPLE/PRELOAD指令;即控制设备通过IR设置SAMPLE/PRELOAD指令0b0000000101。
步骤7,获取数据并解析;获取数据,即在IR已经设置为SAMPLE/PRELOAD指令的前提下,通过DR获取SAMPLE数据;对该数据进行解析,具体是根据步骤2中所选器件对应的EPM2210F256.bsd文件从该数据中解析出EPM2210F256I5各引脚的逻辑状态;EPM2210F256.bsd文件由器件厂商提供,根据EPM2210F256.bsd文件从获取到的SAMPLE数据中解析出EPM2210F256I5各引脚的逻辑状态,具体是根据EPM2210F256.bsd文件的上述“BOUNDARY SCAN CELL INFORMATION”内容从816位SAMPLE数据中解析出各引脚的逻辑状态,例如:816位SAMPLE数据的第0位为T11引脚逻辑状态,第3位为N10引脚逻辑状态,以此类推。
步骤8,更新界面;即根据步骤7中解析出的CPLD各引脚逻辑状态对显示界面进行更新;显示界面共两种,文本界面和图形界面;其中文本界面以文本列表形式提供CPLD引脚序号、引脚属性、逻辑状态和逻辑变化情况,引脚属性指明该引脚为通用I/O引脚还是特殊功能引脚,逻辑变化情况指明该引脚在本次界面更新前后的逻辑状态变化;图形界面提供与EPM2210F256I5器件引脚布局相对关系一致的界面,对于每个引脚,通过特定的图形或颜色表示其逻辑状态,该实施例以黑色空心圆表示低电平,以红色实心圆表示高电平。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明技术原理的前提下,还可以做出若干改进和变形,这些改进和变形也应视为本发明的保护范围。
Claims (1)
1.一种CPLD引脚逻辑状态监测方法,其特征在于,包括如下步骤:
步骤1,连接器件并上电;
步骤2,选择器件型号;
步骤3,获取IDCODE并判断是否正确;
步骤4,设置定时器;
步骤5,定时器触发并判断是否首次触发,如果为首次触发,则执行步骤6,否则跳过步骤6,直接执行步骤7;
步骤6,设置SAMPLE/PRELOAD指令;
步骤7,获取数据并解析;
步骤8,更新界面;
所述步骤1中,连接器件并上电包括:通过JTAG下载线或JTAG直连方式将控制设备与CPLD器件相连,并为控制设备和CPLD器件上电;
所述步骤1中,当控制设备为电脑时,通过JTAG下载线连接CPLD器件,当控制设备为处理器或逻辑器件时,通过JTAG直连方式连接CPLD器件;JTAG直连方式即处理器或逻辑器件的受控引脚直接连到或通过增加驱动或隔离的方式连到CPLD的JTAG引脚上;
所述步骤1中,选择器件型号即用户选择CPLD器件的具体型号;
所述步骤3中,获取IDCODE,即控制设备通过指令寄存器IR设置IDCODE指令,并通过数据寄存器DR获取IDCODE数据;判断是否正确,即判断获取的IDCODE与步骤2中已选器件型号的IDCODE是否一致,如果一致则进行后续步骤,否则结束;
所述步骤4中,设置定时器,即根据指定的时长设置定时器,该时长大于步骤5、步骤6、步骤7和步骤8的耗时之和;
所述步骤5中,在步骤4设定的定时器触发时,判断是否为首次触发;
所述步骤6中,控制设备通过指令寄存器IR设置SAMPLE/PRELOAD指令;
所述步骤7中,获取数据,即在指令寄存器IR已经设置为SAMPLE/PRELOAD指令的前提下,通过数据寄存器DR获取SAMPLE数据;对该数据进行解析,具体是根据步骤2中所选器件对应的.bsd文件从该数据中解析出CPLD各引脚的逻辑状态;.bsd文件由器件厂商提供;
所述步骤8中,根据步骤7中解析出的CPLD各引脚逻辑状态对显示界面进行更新;显示界面共两种,文本界面和图形界面;其中文本界面以文本列表形式提供CPLD引脚序号、引脚属性、逻辑状态和逻辑变化情况,引脚属性指明该引脚为通用I/O引脚还是特殊功能引脚,逻辑变化情况指明该引脚在本次界面更新前后的逻辑状态变化;图形界面提供与CPLD器件引脚布局相对关系一致的界面,对于每个引脚,通过设定的图形或颜色表示其逻辑状态。
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