CN112582413A - 半导体元件及其制造方法 - Google Patents
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Abstract
本发明实施例提供一种半导体元件及其制造方法。半导体元件包括衬底、通道层、阻障层、栅极以及绝缘结构。衬底具有凹陷。通道层设置于凹陷的表面上。阻障层设置于通道层的表面上。栅极设置于凹陷中且覆盖阻障层的下部的表面。栅极的顶面低于衬底的最顶面。绝缘结构设置于栅极上，且覆盖阻障层的上部的表面。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，尤其涉及一种埋入式晶体管元件及其制造方法。
背景技术
近年来发展出具有埋入式字线的随机存取存储器(dynamic random accessmemory，DRAM)，以达到诸如降低字线与位线之间的寄生电容、提高DRAM的积集度等目的。然而，对于目前具有埋入式字线的DRAM而言，晶体管的通道是形成于衬底的靠近凹陷的区域中。如此一来，通道中的电荷可能在特定情况下往上移动到衬底的顶面附近，或侧向移动至邻近的存储单元中，而对晶体管或DRAM的可靠度造成影响。
发明内容
本发明提供一种半导体元件及其制造方法，可具有较高的可靠度。
根据本发明一些实施例，半导体元件包括衬底、通道层、阻障层、栅极以及绝缘结构。衬底具有凹陷。通道层设置于凹陷的表面上。阻障层设置于通道层的表面上。栅极设置于凹陷中且覆盖阻障层的下部的表面。栅极的顶面低于衬底的最顶面。绝缘结构设置于栅极上，且覆盖阻障层的上部的表面。
根据本发明一些实施例，半导体元件包括衬底、第一通道层、第一阻障层、第一栅极、第二栅极以及绝缘结构。衬底具有凹陷。第一通道层设置于凹陷的表面上。第一阻障层设置于第一通道层的表面上。第一栅极与第二栅极设置于第一阻障层的底部上，且彼此分离。绝缘结构，设置于凹陷中。绝缘结构的至少一部分位于第一栅极与第二栅极之间。
根据本发明一些实施例，一种半导体元件的制造方法包括：在衬底的表面形成凹陷；在凹陷中依序形成通道层与阻障层；在凹陷中填入导体材料；移除导体材料的上部，其中导体材料的剩余部分形成栅极；以及在凹陷中填入绝缘结构。
根据本发明一些实施例，一种半导体元件的制造方法包括：在衬底的表面形成凹陷；在凹陷中依序形成第一通道层与第一阻障层；在第一阻障层的垂直延伸部分上形成彼此相对的第一虚设结构与第二虚设结构；在第一虚设结构与第二虚设结构之间形成掩模结构；移除第一虚设结构与第二虚设结构；在掩模结构与第一阻障层之间形成第一栅极与第二栅极；移除掩模结构；以及在凹陷内填入绝缘结构。
基于上述，本发明实施例的半导体元件为埋入式的半导体元件。在本发明实施例的半导体元件中，通道是形成于位在衬底的凹陷内侧的通道层与阻障层中，而非位于衬底内部。因此，可避免通道中的载子经由衬底内部移动到衬底上的漏极或源极中而造成漏电，故可提高半导体元件的可靠度(reliability)。此外，也可避免通道中的载子经由衬底移动至邻近的元件中，或避免载子由邻近的元件经由衬底移动至半导体元件。换言之，可减少半导体元件与其他元件之间的干扰。在一些实施例中，半导体元件包括硬掩模图案。硬掩模图案设置于漏极/源极与衬底之间，而可进一步阻绝由衬底移动至漏极/源极的电荷。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明一些实施例的半导体元件的制造方法的流程图；
图2A至图2L是图1所示的半导体元件的制造方法中各阶段的结构的剖视示意图；
图3是本发明一些实施例的半导体元件的制造方法的流程图；
图4A至图4K是图3所示的半导体元件的制造方法中各阶段的结构的剖视示意图；
图5是本发明一些实施例的半导体元件的剖视示意图。
具体实施方式
请参照图1与图2A，进行步骤S100，提供衬底100。衬底100例如是半导体衬底。
进行步骤S102，在衬底100上形成硬掩模图案102。硬掩模图案102具有开口W。图2A仅示出出单一开口W，但硬掩模图案102实际上可具有多个开口W。开口W可定义出后续所形成的凹陷RS(如图2B所示)的位置、尺寸与形状。开口W可为长条形，使后续所形成的凹陷RS为长条形的沟槽(trench)。
请参照图2B，进行步骤S104，以移除衬底100的被硬掩模图案102暴露出来的一部分，而形成凹陷RS。在一些实施例中，以硬掩模图案102为掩模而对衬底100进行蚀刻工艺(例如是非等向性蚀刻工艺)，以形成凹陷RS。如此一来，凹陷RS的侧壁可实质上共面于硬掩模图案102的开口W的侧壁。
请参照图2C，进行步骤S106，以依序形成通道层104与阻障层106。硬掩模图案102的顶面、硬掩模图案102的侧壁以及衬底100的凹陷RS的表面被通道层104覆盖，而通道层104的表面被阻障层106覆盖。在一些实施例中，形成通道层104的方法与形成阻障层106的方法可分别包括磊晶工艺(epitaxial process)。通道层104的材料与阻障层106的材料可分别包括III族氮化物或III-V族化合物半导体材料。举例而言，通道层104的材料可包括GaN、GaAs、其类似者或其组合，而阻障层106的材料可包括InAlGaN、AlGaN、AlInN、AlN、其类似者或其组合。通道层104与阻障层106所形成的异质接面(hetero junction)可产生自发性极化与压电极化效应，而在此介面附近形成高浓度的二维电子气(two dimensionalelectron gas，2DEG)或二维空穴气(two dimensional hole gas，2DHG)。如此一来，由通道层104与阻障层106构成的异质接面可作为高电子迁移率晶体管(high electron mobilitytransistor，HEMT)或高空穴迁移率晶体管(high hole mobility transistor，HHMT)的主动区。在一些实施例中，通道层104与阻障层的厚度分别为3nm至50nm。在此些实施例中，阻障层106具有足够的厚度，因此在通道层104与阻障层106的介面附近可形成连续延伸的二维电子气或二维空穴气。
请参照图2D，进行步骤S108，以薄化阻障层106的水平延伸部分106a。阻障层106具有水平延伸部分106a与垂直延伸部分106b。水平延伸部分106a覆盖于硬掩模图案102的顶面以及凹陷RS的底面上，而垂直延伸部分106b覆盖于硬掩模图案102的侧壁以及凹陷RS的侧壁上。在一些实施例中，可通过非等向性蚀刻工艺来移除水平延伸部分106a的顶部，而薄化水平延伸部分106a。另一方面，阻障层106的垂直延伸部分106b未被薄化，而可保持原本的厚度。如此一来，此时水平延伸部分106a的厚度可小于垂直延伸部分106b的厚度。举例而言，此时水平延伸部分106a的厚度T106a为2nm至49nm，而垂直延伸部分106b的厚度T106b可为3nm至50nm。当阻障层106的水平延伸部分106a的厚度T106a小于通道层104的厚度时，原本形成于水平延伸部106a与通道层104的介面附近的二维电子气或二维空穴气不再存在。另一方面，由于阻障层106的垂直延伸部分106b并未被薄化，故可保留形成于垂直延伸部分106b与通道层104的介面附近的二维电子气或二维空穴气。如此一来，在未对阻障层106与通道层104构成的异质接面施加偏压的情况下，二维电子气或二维空穴气在垂直方向上延伸，而在水平方向上中断。因此，由阻障层106与通道层104构成的异质接面可作为增强型(enhancement mode)HEMT/HHMT(或称为通道常关型(normally off)HEMT/HHMT)的主动区。
请参照图2E，进行步骤S110，以形成栅极材料层108。栅极材料层108可全面地覆盖于图2D所示的结构上，且延伸至凹陷RS中。如此一来，阻障层106的水平延伸部分106a与垂直延伸部分106b均被栅极材料层108覆盖。在一些实施例中，栅极材料层108填满凹陷RS。栅极材料层108的材料可包括金属或金属氮化物、金属硅化物或其他可与阻障层106形成萧特基接触(schottky contact)的材料。形成栅极材料层的方法可包括化学气相沉积工艺、物理气相沉积工艺或其组合。
请参照图2F，进行步骤S112，以移除栅极材料层108的一些部分，而形成栅极110。在一些实施例中，栅极材料层108的位于衬底100上方的一部分以及位于凹陷RS的上部的另一部分被移除，而保留下来的栅极材料层108形成栅极110。在此些实施例中，栅极110的顶面可低于衬底100的最顶面。移除栅极材料层108的方法可以是蚀刻工艺或化学机械研磨工艺。
请参照图2G，进行步骤S114，以在栅极110上形成绝缘结构112。在一些实施例中，形成绝缘结构112的方法包括通过化学气相沉积法在图2F所示的结构上形成绝缘材料层(未示出)。接着，移除绝缘材料层的一些部分，而形成绝缘结构112。绝缘结构112由栅极110的顶面朝上延伸，且绝缘结构112的顶面低于阻障层106的最顶面。在一些实施例中，绝缘结构112的顶面高于衬底100的最顶面，且可低于、齐平于或高于硬掩模图案102的顶面。举例而言，绝缘结构112的顶面与阻障层106的最顶面之间的高度差可为30nm至60nm。此外，绝缘结构112的材料可包括氧化硅、氮化硅或其组合。
请参照图2H，进行步骤S116，以在绝缘结构112上形成掩模结构114。在一些实施例中，掩模结构114的顶面可实质上共面于阻障层106的最顶面。例如，掩模结构114的厚度T114可为约30nm至约60nm。此外，掩模结构114的材料相对于绝缘结构112的材料而具有适当的蚀刻选择比。例如，绝缘结构112的材料可为氮化硅，而掩模结构114的材料可为氧化硅。
请参照图2I，进行步骤S118，以移除阻障层106的位于硬掩模图案102上的部分。在一些实施例中，可以掩模结构114作为掩模而对阻障层106进行蚀刻，且以硬掩模图案102作为蚀刻停止层，而移除阻障层106的位于硬掩模图案102上的部分。此时，硬掩模图案102、通道层104与阻障层106的顶面可实质上共面。
请参照图2J，进行步骤S120，以在掩模结构114的相对两侧形成漏极116与源极118。在一些实施例中，形成漏极116与源极118的方法包括在图2I所示的结构上形成导体材料层(未示出)。导体材料层覆盖硬掩模图案102的顶面、通道层104的顶面、阻障层106的顶面以及掩模结构114的顶面。接着，对导体材料层进行平坦化工艺(例如是化学机械研磨工艺)。在进行平坦化工艺时，掩模结构114可作为平坦化工艺的停止层。随后，可图案化此经平坦化的导体材料层，而形成漏极116与源极118。漏极116与源极118彼此分离，且分别覆盖位于掩模结构114的相对两侧的阻障层106、通道层104与硬掩模图案102。在一些实施例中，漏极116的材料与源极118的材料分别包括金属或其他可与阻障层106形成欧姆接触(ohmiccontact)的材料。漏极116的厚度与源极118的厚度可实质上等于掩模结构114的厚度T114，例如是30nm至60nm。
请参照图2K，进行步骤S122，以移除掩模结构114。在一些实施例中，可通过蚀刻工艺(例如是等向性蚀刻工艺或非等向性蚀刻工艺)移除掩模结构114。由于掩模结构114的材料可相对于绝缘结构112的材料而具有适当的蚀刻选择比，故在对掩模结构114进行蚀刻时，可以下方的绝缘结构112作为蚀刻停止层。在移除掩模结构114后，可暴露出绝缘结构112的顶面以及漏极116、源极118的彼此相对的侧壁。
请参照图2L，进行步骤S124，以在绝缘结构112上形成另一绝缘结构120。绝缘结构120的顶面可实质上共面于漏极116、源极118的顶面。绝缘结构120的材料可包括氧化硅、氮化硅、类似者或其组合。
至此，已完成本发明一些实施例的半导体元件10。半导体元件10可为埋入式HEMT/HHMT，而至少部分地埋入于衬底100的凹陷中。当栅极110未经施加偏压或所接收的电压小于特定阀值时，在通道层104与阻障层106所构成的异质接面中的二维电子气或二维空穴气不连续，使半导体元件10处于关闭状态(off state)。另一方面，当栅极110所接收到的电压大于上述特定阀值时，在通道层104与阻障层106构成的异质接面中形成连续的二维电子气或二维空穴气，而使半导体元件10处于导通状态(on state)。此外，在一些实施例中，半导体元件10可应用于DRAM集成电路，而可在半导体元件10的漏极116或源极118上形成电容结构(未示出)。
基于上述，半导体元件10的通道(亦即上述的二维电子气或二维空穴气)是形成于衬底100的凹陷RS内侧，而非位于衬底100的靠近凹陷的区域中。因此，可避免通道中的载子经由衬底100内部移动到衬底100上的漏极116或源极118中而造成的漏电，而可提高半导体元件10的可靠度。此外，也可避免通道中的载子经由衬底100移动至邻近的元件中，或避免载子由邻近的元件经由衬底100移动至半导体元件10。换言之，可减少半导体元件10与其他元件之间的干扰。在一些实施例中，半导体元件10包括硬掩模图案102。硬掩模图案102设置于漏极116/源极118与衬底100之间，而可进一步阻绝由衬底100移动至漏极116/源极118的电荷。
请参照图3与图4A，在进行步骤S100至步骤S108(如图2A至图2D所示)之后，进行步骤S200，以在阻障层106的垂直延伸部分106b的表面上形成虚设结构(dummy structure)200。形成虚设结构200的方法例如形成实质上全面覆盖阻障层106的虚设材料层(未示出)。接着，对虚设材料层进行非等向性蚀刻，而移除虚设材料层的水平延伸部分。如此一来，虚设材料层的覆盖阻障层106的水平延伸部分106a的部分被移除，而覆盖阻障层106的垂直延伸部分106b的部分保留下来而形成虚设结构200。在一些实施例中，虚设结构200的顶面实质上共面于阻障层106的最顶面。虚设结构200的材料可包括氧化硅、氮化硅或其组合。此外，虚设结构200的厚度T200可为3nm至50nm。
请参照图4B，进行步骤S202，以在衬底100的凹陷RS中形成掩模结构202。在一些实施例中，掩模结构202的顶面可实质上共面于虚设结构200、阻障层106的最顶面。掩模结构202的材料相对于虚设结构200的材料而具有适当的蚀刻选择比。举例而言，掩模结构202的材料可为氮化硅，而虚设结构200的材料可为氧化硅。
请参照图4C，进行步骤S204，以移除虚设结构200。在一些实施例中，可通过等向性蚀刻或非等向性蚀刻工艺移除虚设结构200。使掩模结构202与两侧的阻障层106之间具有间隙G。在一些实施例中，间隙G环绕凹陷RS。
请参照图4D，进行步骤S206，以在凹陷RS中形成彼此分离的第一栅极204与第二栅极206。形成第一栅极204与第二栅极206的方法可包括在图4C的结构上以化学气相沉积工艺或物理气相沉积工艺形成栅极材料层。栅极材料层覆盖阻障层106的最顶面，且填入间隙G中。接着，移除栅极材料层的位于阻障层106最顶面上方的部分以及位于间隙G中的上部，而留下栅极材料层的位于间隙G底部的部分。此时，栅极材料层的保留部分可环绕凹陷RS。随后，可对栅极材料层的保留部分进行图案化工艺，以形成位于凹陷RS的两相对侧壁上且彼此分离的第一栅极204与第二栅极206。第一栅极204与第二栅极206分别位于间隙G的底部，且第一栅极204与第二栅极206的顶面低于衬底100的最顶面。在一些实施例中，第一栅极204的厚度T204可实质上等于第二栅极206的厚度T206，而可分别为3nm至50nm。另外，第一栅极204、第二栅极206的材料可相似于图2F所示的栅极110的材料。
请参照图4E，进行步骤S208，以移除掩模结构202。例如可通过等向性蚀刻或非等向性蚀刻来移除掩模结构202。在移除掩模结构202之后，暴露出阻障层106的底部，且暴露出第一栅极204、第二栅极206的相对于阻障层106的垂直延伸部分106b的侧壁。
请参照图4F，进行步骤S210，以依序形成通道层208以及阻障层210。此时所形成的通道层208及阻障层210可分别称为第二通道层与第二阻障层，而先前形成的通道层104与阻障层106可分别称为第一通道层与第一阻障层。在一些实施例中，通道层208与阻障层210依序且共形地形成于图4E所示的结构上。换言之，阻障层106、第一栅极204以及第二栅极206的暴露出的表面被通道层208覆盖，且通道层208被阻障层210覆盖。通道层208及阻障层210的材料以及形成方法相似于通道层104及阻障层106的材料及形成方法。相似于通道层104与阻障层106所形成的异质接面，通道层208与阻障层210可形成另一异质接面。请参照图4F，第一栅极204位于两个异质接面之间。相似地，第二栅极206也位于此两个异质接面之间。如此一来，第一栅极204与第二栅极206均可经配置以接收栅极电压，而控制此两个异质接面。
请参照图4G，进行步骤S212，以薄化阻障层210的水平延伸部分210a。此步骤可与S108相似。
请参照图4H，进行步骤S214，以形成绝缘结构212。绝缘结构212填入于由阻障层210的底部以及垂直延伸部分210b定义出的凹陷中。由图4H可看出，绝缘结构212具有对应于第一栅极204、第二栅极206的位置的下部以及位于下部上方的上部。绝缘结构212的下部的宽度小于绝缘结构212的上部的宽度。在一些实施例中，绝缘结构212的顶面低于阻障层210的最顶面。此外，绝缘结构212的顶面可高于衬底100的最顶面，且可低于、齐平于或高于硬掩模图案102的顶面。举例而言，绝缘结构212的厚度T212可为3nm至60nm。另外，绝缘结构212的材料与形成方法可相似于图2G所示的绝缘结构112的材料与形成方法，此处不再赘述。
随后，进行步骤S216，以在绝缘结构212上方形成掩模结构214。掩模结构214填于阻障层210的垂直延伸部分210b与绝缘结构212的顶面所定义出的凹陷中。此步骤可与S116相似。
请参照图4I，进行步骤S218，以移除通道层104、阻障层106、通道层208与阻障层210的位于硬掩模图案102上的部分。此时，硬掩模图案102、通道层104、阻障层106、通道层208与阻障层210的顶面可实质上共面。
请参照图4J，进行步骤S220，以在掩模结构214的相对两侧形成漏极216与源极218。漏极216与源极218彼此分离，且分别覆盖位于掩模结构214的相对两侧的阻障层210、通道层208、阻障层106、通道层104与硬掩模图案102。漏极216与源极218的材料、厚度及形成方法相似于图2J所示的漏极116与源极118，此处不再赘述。
随后，进行步骤S222，以移除掩模结构214。在移除掩模结构214后，可暴露出绝缘结构212的顶面以及漏极216、源极218的彼此相对的侧壁。
请参照图4K，进行步骤S224，以在绝缘结构212上形成另一绝缘结构220。绝缘结构220填入于漏极216、源极218的侧壁与绝缘结构212的顶面所定义出来的凹陷中。
至此，已完成本发明一些实施例的半导体元件20。半导体元件20包括由通道层104与阻障层106构成的异质接面，且更包括由通道层208与阻障层210构成的另一异质接面。第一栅极204与第二栅极206分别位于此两个异质接面之间，而均可经配置以接收电压而控制分别形成于此两个异质接面中的二维电子气或二维空穴气。
请参照图5，所示的半导体元件30相似于图4K所示的半导体元件20。以下仅描述半导体元件20与半导体元件30之间的差异，两者相似处则不再赘述。半导体元件30并未包括通道层208与阻障层210。绝缘结构212可接触阻障层106、第一栅极204与第二栅极206。绝缘结构220位于绝缘结构212上，且可接触阻障层106以及漏极216、源极218的侧壁。
综上所述，本发明实施例的半导体元件为埋入式的半导体元件。在本发明实施例的半导体元件中，通道(亦即上述的二维电子气或二维空穴气)是形成于衬底的凹陷内侧，而非位于衬底内部。因此，可避免通道中的载子经由衬底内部移动到衬底上的漏极或源极中而造成的漏电，故可提高半导体元件的可靠度。此外，也可避免通道中的载子经由衬底移动至邻近的元件中，或避免载子由邻近的元件经由衬底移动至半导体元件。换言之，可减少半导体元件与其他元件之间的干扰。在一些实施例中，半导体元件包括硬掩模图案。硬掩模图案设置于漏极/源极与衬底之间，而可进一步阻绝由衬底移动至漏极/源极的电荷。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (17)
1.一种半导体元件，其特征在于，包括：
衬底，具有凹陷；
第一通道层，设置于所述衬底的所述凹陷内的表面上；
第一阻障层，设置于所述凹陷内的所述第一通道层的表面上；
栅极，设置于所述凹陷中且覆盖所述第一阻障层的下部的表面，其中所述栅极的顶面低于所述衬底的最顶面；以及
绝缘结构，设置于所述凹陷内并覆盖所述栅极与所述第一阻障层的上部的表面。
2.根据权利要求1所述的半导体元件，还包括漏极与源极，设置于所述第一通道层与所述第一阻障层的顶面上，且位于所述栅极的相对两侧。
3.根据权利要求1所述的半导体元件，其中所述第一阻障层的水平延伸部分的厚度小于所述第一阻障层的垂直延伸部分的厚度。
4.根据权利要求1所述的半导体元件，其中所述第一通道层的材料包括GaN、GaAs或其组合。
5.根据权利要求1所述的半导体元件，其中所述第一阻障层的材料包括InAlGaN、AlGaN、AlInN、AlN或其组合。
6.根据权利要求1所述的半导体元件，其中所述栅极包括第一栅极与第二栅极，所述第一栅极与所述第二栅极设置于所述第一阻障层的底部上且彼此分离，且所述绝缘结构的至少一部分位于所述第一栅极与所述第二栅极之间。
7.根据权利要求6所述的半导体元件，还包括：
第二通道层与第二阻障层，设置于所述绝缘结构与所述第一阻障层之间，其中所述第二通道层覆盖所述第一阻障层、所述第一栅极与所述第二栅极的表面，且所述第二阻障层设置于所述第二通道层与所述绝缘结构之间。
8.根据权利要求6所述的半导体元件，还包括漏极与源极，设置于所述第一通道层与所述第一阻障层的顶面，且位于所述绝缘结构的相对两侧。
9.根据权利要求8所述的半导体元件，其中所述绝缘结构延伸至所述漏极与所述源极的彼此面向的侧壁上。
10.根据权利要求6所述的半导体元件，还包括硬掩模图案，设置于所述衬底的所述凹陷外的表面上，其中所述硬掩模图案的侧壁与所述凹陷的侧壁实质上共面，所述第一通道层与所述第一阻障层更延伸至所述硬掩模图案的所述侧壁上。
11.一种半导体元件的制造方法，其特征在于，包括：
在衬底的表面形成凹陷；
在所述凹陷中依序形成通道层与阻障层；
在所述凹陷中填入导体材料；
移除所述导体材料的上部，其中所述导体材料的剩余部分形成栅极；以及
在所述凹陷中填入绝缘结构。
12.根据权利要求11所述的半导体元件的制造方法，还包括：薄化所述阻障层的水平延伸部分。
13.根据权利要求11所述的半导体元件的制造方法，还包括在所述通道层与所述阻障层的顶面上形成漏极与源极，其中所述漏极与所述源极位于所述栅极的相对两侧。
14.根据权利要求13所述的半导体元件的制造方法，其中形成所述漏极与所述源极的方法包括：
在所述绝缘结构上形成掩模结构；
形成覆盖所述掩模结构的导体材料层；
移除所述导体材料层的位于所述掩模结构上方的部分，其中所述导体材料层的保留下来的部分形成所述漏极与所述源极；以及
移除所述掩模结构。
15.根据权利要求14所述的半导体元件的制造方法，其中在形成所述导体材料层之前，还包括移除所述通道层与所述阻障层的高于所述绝缘结构的部分。
16.一种半导体元件的制造方法，其特征在于，包括：
在衬底的表面形成凹陷；
在所述凹陷中依序形成第一通道层与第一阻障层；
在所述第一阻障层的垂直延伸部分上形成彼此相对的第一虚设结构与第二虚设结构；
在所述第一虚设结构与所述第二虚设结构之间形成掩模结构；
移除所述第一虚设结构与所述第二虚设结构；
在所述掩模结构与所述第一阻障层之间形成第一栅极与第二栅极；
移除所述掩模结构；以及
在所述凹陷内填入绝缘结构。
17.根据权利要求16所述的半导体元件的制造方法，在填入所述绝缘结构之前，还包括：
在所述第一阻障层、所述第一栅极与所述第二栅极上依序形成第二通道层与第二阻障层。
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