CN112582412A - 集成电路装置 - Google Patents

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CN112582412A
CN112582412A CN202010996003.0A CN202010996003A CN112582412A CN 112582412 A CN112582412 A CN 112582412A CN 202010996003 A CN202010996003 A CN 202010996003A CN 112582412 A CN112582412 A CN 112582412A
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CN
China
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gate
semiconductor layer
layer
semiconductor
dielectric
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CN202010996003.0A
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廖忠志
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供一种集成电路(IC)装置，包括：具有顶表面的半导体基板；设置在半导体基板上的第一源极/漏极特征和第二源极/漏极特征；以及包括第一半导体层和第二半导体层的多个半导体层。第一半导体层和第二半导体层的每一者在第一方向上纵向延伸并连接第一源极/漏极特征和第二源极/漏极特征。第一半导体层在垂直于第一方向的第二方向上堆叠在第二半导体层上方。第一半导体层沿着第一方向的长度小于第二半导体层沿着第一方向的长度。集成电路装置还包括接合第一半导体层的中心部分和第二半导体层的中心部分的栅极结构。

Description

集成电路装置
技术领域
本公开涉及一种集成电路装置，特别是具有没有空隙(void)的源极/漏极区、在窄通道-通道空间中的大形成余量/窗口、以及减小的寄生电容的集成电路装置。
背景技术
半导体集成电路(integrated circuit；IC)工业呈指数成长。在IC材料及IC设计的技术进步产生多个IC世代，每一个IC世代比上一个IC世代有更小及更复杂的电路。在IC发展过程中，功能密度(例如：每一芯片区域的相连元件数量)通常都会增加，而几何尺寸(即工艺可作出的最小部件(或线路))会下降。此微缩过程通常通过增加生产效率及降低相关成本提供了优势。这种微缩还增加了处理和制造IC的复杂性，并且要实现这些进步，需要在IC处理和制造中的相似发展。
举例来说，已经引入了多栅极装置，以通过增加栅极-通道耦合、减小截止状态电流(off-state current)以及减小短通道效应(short-channel effect；SCE)来改善栅极控制。一种这样的多栅极装置是环绕式栅极(gate-all-around；GAA)晶体管，其栅极结构延伸围绕其通道区，从而提供对所有侧面上的通道区的访问。这种GAA晶体管与现有互补式金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)工艺相容，允许它们在保持栅极控制和减轻SCE的同时积极微缩尺寸。然而，用于GAA装置的现有方法可能会经历挑战，包括在源极/漏极区中外延成长不良、在窄通道-通道空间(channel-channel space)中的用于栅极介电质和电极的小形成余量(small formation margin)、以及相邻导电区(例如源极/漏极区和主动栅极结构)之间的电容增加，尤其是装置尺寸微缩时。因此，尽管现有GAA装置通常已足以满足其预期目的，但它们并不是在每个方面都完全令人满意。
发明内容
本公开提供一种集成电路装置。集成电路装置包括半导体基板、第一源极/漏极特征和第二源极/漏极特征、多个半导体层、栅极结构。半导体基板具有顶表面。第一源极/漏极特征和第二源极/漏极特征设置在半导体基板上。半导体层包括第一半导体层和第二半导体层。第一半导体层在第一方向上纵向延伸并连接第一源极/漏极特征和第二源极/漏极特征。第二半导体层在第一方向上纵向延伸并连接第一源极/漏极特征和第二源极/漏极特征。第一半导体层在垂直于第一方向的第二方向上堆叠在第二半导体层上方并且与第二半导体层间隔。第二方向垂直于半导体基板的顶表面。栅极结构接合第一半导体层的中心部分和第二半导体层的中心部分。第一半导体层沿着第一方向的长度小于第二半导体层沿着第一方向的长度。
本公开提供一种集成电路装置。集成电路装置包括半导体基板、第一源极/漏极特征和第二源极/漏极特征、多个半导体层、栅极电极、第一间隔物、第二间隔物。半导体基板具有顶表面。第一源极/漏极特征和第二源极/漏极特征设置在半导体基板上。半导体层沿着第一方向从第一源极/漏极特征延伸到第二源极/漏极特征。半导体层沿着垂直于顶表面且垂直于第一方向的第二方向彼此堆叠。半导体层的每一者具有中心部分和与中心部分横向相邻的两个侧部。栅极电极接合半导体层的每一者的中心部分。第一间隔物在半导体层的最顶半导体层的两个侧部上方。第二间隔物沿着第二方向在半导体层的垂直相邻的多个侧部之间。第一间隔物包括具有第一介电常数的第一介电材料。第二间隔物包括具有不同于第一介电常数的第二介电常数的第二介电材料。沿着第一方向测量的最顶半导体层的长度小于最顶部半导体层垂直下方的半导体层的每一者的长度。
本公开提供一种集成电路装置的制造方法。集成电路装置的制造方法包括在半导体基板上方形成包括多个第一半导体层和多个第二半导体层的堆叠，其中第一半导体层和第二半导体层具有不同的材料组成，并且在堆叠内彼此交替；在堆叠上方形成冗余栅极结构，其中冗余栅极结构包裹堆叠的顶表面和多个侧表面；在冗余栅极结构的多个侧壁上形成多个第一间隔物，第一间隔物设置在堆叠的顶表面上；在堆叠中形成第一锥形沟槽和第二锥形沟槽，以暴露半导体基板的顶表面；在第一锥形沟槽中形成第一源极/漏极特征，并且在第二锥形沟槽中形成第二源极/漏极特征；从堆叠的顶表面和侧表面移除冗余栅极结构；以及移除第二半导体层，使得第一半导体层保留并形成将第一源极/漏极特征和第二源极/漏极特征彼此连接的多个半导体片，其中在平行于半导体基板的顶表面的方向上测量的最顶第一半导体层的长度小于最底第一半导体层的长度。
附图说明
本公开的观点从后续实施例以及附图可以更好理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。
图1A、图1B以及图1C是根据本公开实施例的用于制造GAA装置的实施例的方法的流程图；
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A以及图38A是根据本公开实施例的各种制造站点中构建的本公开的GAA装置的实施例的俯视图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B、图35B、图36B、图37B以及图38B是根据本公开实施例的个别沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A以及图38A中的线段A-A’的本公开的GAA装置的实施例的剖面图。
图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图34C、图35C、图36C、图37C以及图38C是根据本公开实施例的个别沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A以及图38A中的线段B-B’的本公开的GAA装置的实施例的剖面图。
图2D、图3D、图4D、图5D、图6D、图7D、图8D、图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D、图19D、图20D、图21D、图22D、图23D、图24D、图25D、图26D、图27D、图28D、图29D、图30D、图31D、图32D、图33D、图34D、图35D、图36D、图37D以及图38D是根据本公开实施例的个别沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A以及图38A中的线段C-C’的本公开的GAA装置的实施例的剖面图。
图39A、图39B、图39C、图39D、图39E、图39F以及图39G和图40A、图40B、图40C、图40D、图40E、图40F、图40G、图40H以及图40I是根据本公开实施例的用于制造GAA装置的各种实施例的方法的剖面图。
附图标记说明：
800：方法
810,820,830,840,850,860,870,880,890,900,910,920,930,940,950,960,970,980,990,1000,1010,1020,1030,1040：操作
A-A’,B-B’,C-C’：线段
100：环绕式栅极装置
200：基板
205：掺杂部分/掺杂区
220A,220B：半导体层
300,310：厚度
130a,130b：鳍片
350：宽度
203：隔离特征
202a,202b：主动区
203a：顶表面
200a：顶表面
210：冗余栅极结构
240：栅极间隔物/顶部间隔物
241：厚度
151：锥形沟槽
151w：侧壁
α：锐角
151a：底部
220A-center：中心部分
220A-side：侧部
220B-center：中心部分
220B-side：侧部
161：开口
305：厚度
315：高度/厚度
248：介电材料
250：内部间隔物
171：连续侧壁表面
D1,D2,D3：距离
208：外延源极/漏极特征
214：层间介电层
153：栅极沟槽
157：开口
228：栅极介电层
230：金属层
232：金属层
270：栅极结构
272：栅极结构
260：栅极顶部硬掩模层
282：掩模层
283：端部
155：端切割沟槽
262：栅极端介电特征
284：掩模层
159：栅极沟槽
234：基于介电质的栅极
290：栅极顶部介电层
278：接点孔
285：通孔
280：接点特征
286：通孔特征
288：自我对准硅化物特征
L2：长度
L1：长度
W2：宽度
W1：宽度
T2：厚度
T1：厚度
304：层间介电层
384：掩模层
357：基于介电质的栅极沟槽
334：基于介电质的栅极
351：源极/漏极沟槽
400：沟槽
β：锐角
G2：长度
G1：长度
500：顺应性介电层
502：介电层
504：气隙
240-1：第一栅极间隔物
240-2：牺牲层
240-3：第二栅极间隔物
402：空间
240-4：介电材料
404：气隙
具体实施方式
本公开提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清楚的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在……下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
此外，当数字或数字范围以“约”、“近似”等描述时，该术语旨在涵盖包括所述数量的合理范围内的数量，例如+/-10％内的数值或本技术领域中技术人员理解的其他数值。举例来说，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
已经引入了多栅极装置(例如：环绕式栅极(GAA)装置)，以通过增加栅极-通道耦合、减小截止状态电流以及减小短通道效应(SCE)来改善栅极控制。可以在保持栅极控制和减轻SCE的同时积极微缩GAA装置的尺寸。然而，用于GAA装置的现有方法可能会经历挑战，包括在源极/漏极区中外延成长不良、在窄通道-通道空间中的用于栅极介电质和电极的小形成余量、以及相邻导电区(例如源极/漏极区和主动栅极结构)之间的电容增加。随着装置尺寸的微缩，这些缺点更加严重。
本公开通常涉及IC和半导体装置及其形成方法。更具体来说，本公开涉及GAA装置。GAA装置包括具有其栅极结构(或其一部分)形成围绕通道区的所有侧面(例如：围绕通道区的一部分)的任何装置。在一些情况下，GAA装置也可以称为四栅极装置，其中通道区具有四个侧面，并且栅极结构形成在所有四个侧面上。GAA装置的通道区可以包括一或多个半导体层，每一个半导体层可以是许多不同形状中的一种，例如导线(或纳米线)、薄片(或纳米片)、条棒(或纳米棒)及/或其他合适形状。在实施例中，GAA装置的通道区可以具有垂直间隔的多个水平半导体层(例如纳米线、纳米片或纳米棒)(以下统称为“纳米通道”)，使GAA装置成为堆叠的水平GAA装置。此处表示的GAA装置可以是互补式金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)GAA装置、P型金属氧化物半导体(p-type metal-oxide-semiconductor；PMOS)GAA装置或N型金属氧化物半导体(n-typemetal-oxide-semiconductor；NMOS)GAA装置。此外，GAA装置可以具有与单一、连续的栅极结构或多个栅极结构相关的一或多个通道区。本技术领域中技术人员能够认识到可以从本公开的方面中受益的半导体装置的其他实施例。举例来说，其他类型的金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistors；MOSFET)，例如平面MOSFET、鳍式场效晶体管(Fin Field-Effect Transistor；FinFET)、其他多栅极FET可以从本公开中受益。在本公开中的GAA装置和制造方法表现出期望的特性，示例是：(1)自底向上外延成长工艺(bottom-up epitaxial growth process)，其形成没有空隙(void)的源极/漏极区；(2)在窄通道-通道空间中的用于栅极介电质和电极的大形成余量/窗口；(3)减小的源极/漏极区和相邻的主动栅极结构之间的电容。
在所示的实施例中，IC装置包括GAA装置100。可以在IC(或其一部分)的工艺期间制造GAA装置100，其可以包括静态随机存取存储器(static random access memory；SRAM)及/或逻辑电路、被动部件(例如电阻、电容以及电感)以及主动部件(例如P型场效晶体管(p-type field effect transistor；PFET)、N型FET(n-type FET；NFET)、FinFET、MOSFET、CMOS、双极性晶体管、高压晶体管、高频晶体管、其他存储器单元及其组合)。
图1A至图1C是根据本公开实施例的用于制造本公开的GAA装置的实施例的方法的流程图。图2A至图27A是根据本公开实施例的在各种制造站点中构建的本公开的GAA装置的实施例的俯视图。图2B至图27B、图2C至图27C以及图2D至图27D是根据本公开实施例的个别沿着图2A至图27A中的线段A-A’、B-B’以及C-C’的本公开的GAA装置的实施例的剖面图。
参照图1A的操作810和图2A至图2D，GAA装置100包括基板200。在一些实施例中，基板200包含半导体材料，例如块体硅(bulk silicon)(Si)。替代地或附加地，基板200中还可以包括另一元素半导体，例如晶体结构中的锗(Ge)。基板200还可以包括化合物半导体，例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)或其组合。基板200还可以包括绝缘体上半导体基板，例如绝缘体上硅(Si-on-insulator；SOI)、绝缘体上硅锗(SiGe-on-insulator；SGOI)、绝缘体上锗(Ge-on-insulator；GOI)基板。可以掺杂基板200的多个部分，例如掺杂部分205。掺杂部分205可以掺杂有P型掺杂物，例如硼(B)或氟化硼(BF3)，或者掺杂有N型掺杂物，例如磷(P)或砷(As)。掺杂部分205也可以掺杂有P型和N型掺杂物的组合(例如：以形成P型井和相邻的N型井)。掺杂部分205可以直接以P井结构、N井结构、双井结构或使用凸起结构(raised structure)形成在基板200上。
参照图1A的操作820和图2A至图2D，半导体层220A和220B的堆叠以交错或交替的方式形成在基板200上方，并且从基板200垂直(例如：沿着Z方向)延伸。举例来说，半导体层220B设置在基板200上方，半导体层220A设置在半导体层220B上方，另一半导体层220B设置在半导体层220A上方，依此类推。在所示的实施例中，存在彼此之间交替的三层半导体层220A和三层半导体层220B。然而，堆叠中可以有任何适当数量的层。举例来说，在堆叠中可以存在2至10层半导体层220A与2至10层半导体层220B交替。导体层220A和220B的材料组成被配置为使得它们在后续的蚀刻工艺中具有蚀刻选择性。举例来说，在一些实施例中，半导体层220A包含硅锗(SiGe)，而半导体层220B包含硅(Si)。在一些其他实施例中，半导体层220B包含硅锗(SiGe)，而半导体层220A包含硅(Si)。在所示的实施例中，每一个半导体层220A具有大抵均匀的厚度(在图2B中描绘为厚度300)，而每一个半导体层220B具有大抵均匀的厚度(在图2B中描绘为厚度310)。
参照图1A的操作820和图3A至图3D，将半导体层220A和220B的堆叠图案化成为多个鳍片结构，例如成为鳍片(或鳍片结构)130a和130b。鳍片130a和130b中的每一者包括以彼此交替的方式设置的半导体层220A和220B的堆叠。鳍片130a和130b各自在第一方向(例如：在Y方向上)纵长(例如：纵向)延伸，并且在第二方向(例如：在X方向上)彼此分开(例如：横向地)，如图3A和图3D所示。如图3A所示，鳍片各自可具有沿着X方向的横向宽度，在图3A中显示为宽度350。应理解X方向和Y方向是彼此垂直的水平方向，并且Z方向是与由X方向和Y方向定义的平面正交(或垂直)的垂直方向。基板200可以使其顶表面平行于XY平面对准。
鳍片130a和130b可以通过任何合适方法来图案化。举例来说，可以使用一或多种微影工艺来图案化鳍片，包括双重图案化或多重图案化工艺。通常来说，双重图案化或多重图案化工艺将微影和自我对准工艺相结合，从而允许创建具有间距小于使用单一、直接微影工艺可获得的间距的图案。举例来说，在一个实施例中，在基板上方形成牺牲层，并且使用微影工艺图案化牺牲层。使用自我对准工艺在图案化的牺牲层旁边形成间隔物。接着移除牺牲层，并接着可以使用剩余的间隔物或心轴来图案化鳍片。图案化可以利用多种蚀刻工艺，其可以包括干式蚀刻及/或湿式蚀刻。形成鳍片的区域将用于通过后续处理形成主动装置，因此被称为主动区。举例来说，鳍片130a形成在主动区202a中，并且鳍片130b形成在主动区202b中。鳍片130a和130b皆从掺杂部分205中凸出。
环绕式栅极装置100包括隔离特征203，其可以是浅沟槽隔离(shallow trenchisolation；STI)特征。在一些实施例中，隔离特征203的形成包括将沟槽蚀刻到主动区之间的基板200中，并且使用一或多种介电材料(例如氧化硅、氮化硅、氮氧化硅、其他合适材料或其组合)填充沟槽。任何适当的方法，例如化学气相沉积(chemical vapor deposition；CVD)工艺、原子层沉积(atomic layer deposition；ALD)工艺、物理气相沉积(physicalvapor deposition；PVD)工艺、等离子体辅助CVD(plasma-enhanced CVD；PECVD)工艺、等离子体辅助ALD(plasma-enhanced ALD；PEALD)工艺及/或其组合可以用于沉积隔离特征203。隔离特征203可具有多层结构，例如基板200上方的热氧化物衬垫层和热氧化物衬垫层上方的填充层(例如：氮化硅或氧化硅)。替代地，可以使用任何其他隔离形成技术来形成隔离特征203。如图3D所示，鳍片130a和130b位在隔离特征203的顶表面203a上方(例如：从隔离特征203凸出)，并且还位在基板200的顶表面200a上方。
参照图1A的操作830和图4A至图4D，在每一个鳍片130a和130b的一部分上方和在鳍片130a和130b之间的隔离特征203上形成冗余栅极结构210。冗余栅极结构210可以被配置以彼此平行地纵长(例如：纵向)延伸，例如每一者沿着X方向，如图4A所示。在一些实施例中，如图4D所示，每一个冗余栅极结构包裹(wrap around)每一个鳍片130a、130b的顶表面和侧表面。冗余栅极结构210可以包括多晶硅。在一些实施例中，冗余栅极结构210还包括一或多个掩模层，其用于图案化冗余栅极电极层。冗余栅极结构210可以通过后续的工艺经历栅极替换工艺，以形成金属栅极，例如高k金属栅极，如下面更详细的讨论。一些冗余栅极结构210还可以经历第二栅极替换工艺以形成基于介电质的栅极(dielectric based gate)，其将GAA装置100与相邻装置电性隔离，亦如下面更详细的讨论。冗余栅极结构210可以通过包括沉积、微影图案化以及蚀刻工艺的程序来形成。沉积工艺可以包括CVD、ALD、PVD、其他合适方法及/或其组合。
参照图1A的操作840和图5A至图5D，在冗余栅极结构210的侧壁上形成栅极间隔物240。栅极间隔物240可以包括氮化硅(Si3N4)、氧化硅(SiO2)、碳化硅(SiC)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、碳掺杂的氧化物、氮掺杂的氧化物、多孔氧化物(porous oxide)或其组合。栅极间隔物240可以包括单层或多层结构。在一些实施例中，每一个栅极间隔物240可以具有在约3nm至约10nm的范围内的厚度241(例如：沿着Y方向测量)。对于装置效能，尤其是对于先进技术节点，可能需要在规定值范围内的厚度。在一些实施例中，可以通过在冗余栅极结构210上沉积间隔物层(包含介电材料)，接着进行非等向性蚀刻工艺以从冗余栅极结构210的顶表面移除间隔物层的一部分来形成栅极间隔物240。在蚀刻工艺之后，在冗余栅极结构210的侧壁表面上的间隔物层的部分大抵保留并变为栅极间隔物240。在一些实施例中，非等向性蚀刻工艺是干式(例如：等离子体)蚀刻工艺。附加地或替代地，栅极间隔物240的形成还可以涉及化学氧化、热氧化、ALD、CVD及/或其他合适方法。在主动区中，栅极间隔物240形成在半导体层220A的顶层上方。因此，栅极间隔物240也可以可互换地称为顶部间隔物240。在一些实施例中，还可以在冗余栅极结构210和对应的顶部间隔物240之间形成一或多个材料层(未显示)。作为实施例，一或多个材料层可以包括界面层及/或高k介电层。
参照图1A的操作850和图6A至图6D，由冗余栅极结构210和栅极间隔物240暴露的鳍片130a和130b的部分至少部分地被凹陷(或被蚀刻掉)，以形成用于后续的外延源极和漏极成长的锥形沟槽151。如下面更详细的描述，锥形沟槽151的逐渐变细是所提工艺的故意特征，其效果是有效的外延成长工艺，其防止在后续形成的源极/漏极区中引起空隙。实际上，锥形沟槽151导致自底向上外延成长工艺，其顺应性地(conformally)填充了锥形沟槽151。锥形沟槽151的形成暴露半导体层220A和220B的堆叠的侧壁。在所示的实施例中，由锥形沟槽151的侧壁151w和基板的顶表面200a对向的锐角α可以在约80度至约88度(例如：约85度)的范围内。在图6A至图6D所示的实施例中，锥形沟槽151的底部151a与基板200的顶表面200a大抵对准(例如：大抵共平面)。替代地，在一些其他实施例中(未显示)，凹陷工艺仅移除了一些而不是全部的半导体层220A和220B。换句话说，锥形沟槽151的底部151a位在基板200的顶表面200a的上方(例如：在Z方向上)。在又一些其他实施例中(未显示)，凹陷工艺不仅可以移除暴露的鳍片130a和130b，而且可以移除下面的基板200的掺杂区205的一部分。换句话说，在这样的实施例中，锥形沟槽151的底部151a可以位在基板200的顶表面下方(例如：在Z方向上)。
在所示的实施例中(例如：如图6B所示)，剩余的半导体层220A和220B的堆叠包括两个区域，在冗余栅极结构210垂直下方的第一区域(称为“中心部分”)，以及在顶部间隔物240垂直下方的第二区域(称为“侧部”)。因此，冗余栅极结构210垂直下方的半导体层220A的部分被称为中心部分220A-center；而在顶部间隔物240垂直下方并且向着锥形沟槽151横向延伸的半导体层220A的部分被称为侧部220A-side。相似地，冗余栅极结构210垂直下方的半导体层220B的部分被称为中心部分220B-center；而在顶部间隔物240垂直下方并且向着锥形沟槽151横向延伸的半导体层220B的部分被称为侧部220B-side。
用于形成锥形沟槽151的工艺可以包括多个微影和蚀刻步骤，并且可以使用任何合适方法，例如干式蚀刻及/或湿式蚀刻。作为示例，用于形成锥形沟槽151的多个微影和蚀刻步骤中的一或多个可包括具有第一蚀刻化学物质的第一蚀刻工艺和具有与第一蚀刻化学物质不同的第二蚀刻化学物质的第二蚀刻工艺。第一蚀刻工艺可以是主蚀刻工艺(main-etch process)，其最初在半导体层220A和220B的堆叠中形成开口，而第二蚀刻工艺可以是过蚀刻工艺(over-etch process)，其对初始形成的开口塑形以产生在锥形沟槽151中观察到的锥形轮廓。第一蚀刻化学物质可包括与氩气(Ar)、氦气(He)、氧气(O2)或其组合结合的溴化氢(HBr)。第二蚀刻化学物质可以包括与氮气、甲烷(CH4)或其组合结合的溴化氢(HBr)。第二蚀刻工艺(例如：过蚀刻工艺)可以在高偏压功率(例如：在约150瓦至约600瓦的范围内的偏压功率)下执行。
参照图1A的操作860和图7A至图7D，通过选择性蚀刻工艺通过锥形沟槽151中的暴露的侧壁表面移除半导体层220B的一部分。选择性蚀刻工艺可以是任何合适工艺，例如湿式蚀刻或干式蚀刻工艺。半导体层220B凹陷的程度(或移除的部分的大小)由半导体层220B暴露于蚀刻化学物质的持续时间的工艺条件来确定。在所示的实施例中，持续时间被控制以使得侧部220B-side整体上被移除，而中心部分220B-center大抵上保持不变。换句话说，半导体层220B的剩余部分各自具有与冗余栅极结构210的侧壁大抵对准的侧壁(例如：在XZ平面(由X方向和Z方向定义)中的侧壁)。如图7B所示，选择性蚀刻工艺产生开口161，其将锥形沟槽151延伸到半导体层220A和顶部间隔物240下方的区域中。在图1A的操作860中，开口161被称为“第一间隙(gap)”。
同时，在选择性蚀刻工艺期间，仅轻微地影响半导体层220A。举例来说，在选择性蚀刻工艺之前，侧部220A-side各自具有厚度300，并且侧部220B-side各自具有厚度310(见图2B)。在选择性蚀刻工艺之后，侧部220A-side具有厚度305，并且开口161具有高度315(或可互换地称为厚度315)。厚度305仅略小于厚度300，而厚度315仅略大于厚度310。举例来说，厚度305可以比厚度300小约1％至10％；并且厚度315可以比厚度310大约1％至10％。半导体层220A和220B之间的蚀刻选择性通过这些层之间的不同材料组成而成为可能。举例来说，可以以比半导体层220A实质上更快的速率(例如：快约5倍至约10倍)蚀刻掉半导体层220B。
如上面所述，选择性蚀刻工艺可以是湿式蚀刻工艺。在一个实施例中，半导体层220A包括硅(Si)，并且半导体层220B包括硅锗(SiGe)。在这样的实施例中，标准清洁1(Standard Clean 1；SC-1)溶液可以用于选择性蚀刻掉硅锗(SiGe)的半导体层220B。举例来说，可以以比硅(Si)的半导体层220A实质上更快的速率蚀刻掉硅锗(SiGe)的半导体层220B。结果，移除了半导体层220B的期望部分(例如：侧部220B-side)，而半导体层220A大抵保持不变。SC-1溶液包括氢氧化氨(NH4OH)、过氧化氢(H2O2)以及水(H2O)。调整蚀刻持续时间，以控制硅锗(SiGe)层的移除部分的尺寸。可以通过额外调整蚀刻温度、掺杂物浓度以及其他实验参数来达到最佳条件。
在另一个实施例中，半导体层220A包括硅锗(SiGe)，并且半导体层220B包括硅(Si)。在这样的实施例中，低温深反应离子蚀刻(deep reactive ion etching；DRIE)工艺可以用于选择性地蚀刻掉硅(Si)的半导体层220B。举例来说，DRIE工艺可以实施六氟化硫-氧气(SF6-O2)等离子体。可以通过调整蚀刻温度、感应耦合等离子体(Inductively CoupledPlasma；ICP)电源及/或射频(Radio Frequency；RF)电源的功率、六氟化硫(SF6)浓度与氧气(O2)浓度之间的比率、掺杂物(例如硼)浓度以及其他实验参数来达到最佳条件。举例来说，在约80℃的温度下，使用六氟化硫-氧气(SF6-O2)等离子体(具有约6％的氧气(O2))的硅(Si)的半导体层220B的蚀刻速率可以超过约8μm/min；而在该工艺中，硅锗(SiGe)的半导体层220A大抵上不受影响。
参照图1A的操作870和图8A至图8D，介电材料248沉积在锥形沟槽151和开口161中。介电材料248可以选自氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)或其组合。在一些实施例中，介电材料248的适当选择可以基于其介电常数。在一个实施例中，此介电材料248的介电常数可以低于顶部间隔物240的介电常数。在一些其他实施例中，此介电材料248的介电常数可以高于顶部间隔物240的介电常数。此介电材料248的方面将在后面进一步讨论。介电材料248的沉积可以是任何合适方法，例如CVD、PVD、PECVD、有机金属化学气相沉积(Metal-organic Chemical Vapor Deposition；MOCVD)、ALD、PEALD或其组合。可以执行化学机械研磨(chemical-mechanical polishing；CMP)工艺以平坦化GAA装置100的顶表面，并且暴露冗余栅极结构210的顶表面。在图8A至图8D所示的操作中，介电材料248完全填充锥形沟槽151和开口161。
参照图1A的操作880和图9A至图9D，回蚀介电材料248，使基板200的顶表面200a暴露。在所示的实施例中，回蚀是自我对准非等向性干式蚀刻工艺，使得顶部间隔物240用作掩模元件。替代地，可以使用不同的掩模元件(例如光刻胶)。回蚀工艺可以与上面参照图6A至图6D所述的工艺相似，其中描述了锥形沟槽151的形成。回蚀工艺移除了锥形沟槽151内的介电材料248，但是大抵上不影响开口161内的介电材料248。结果，填充开口161的介电材料248成为内部间隔物250。换句话说，内部间隔物250形成在半导体层220A的垂直相邻(例如：沿着Z方向)的侧部220A-side之间(见图9B)。在本实施例中，内部间隔物250仅存在于主动区中。如图9C所示，在隔离特征203上方不存在内部间隔物250。而是在隔离特征203上方仅存在顶部间隔物240。如图9B所示，内部间隔物250的侧壁表面、顶部间隔物240的侧壁表面以及半导体层220A的侧表面形成连续侧壁表面171。换句话说，连续侧壁表面171包括半导体层220A的半导体材料的暴露侧表面和顶部间隔物240和内部间隔物250的介电材料的暴露侧表面。此外，由于连续侧壁表面171的侧壁的锥形轮廓，半导体层220A的水平相邻部分之间的距离(例如：沿着Y方向)从锥形沟槽151的口到锥形沟槽151的底部151a减小。举例来说，在图9B中，在锥形沟槽151的口的半导体层220A的水平相邻部分之间的距离D3大于在锥形沟槽151的中部的半导体层220A的水平相邻部分之间的距离D2。相似地，距离D2大于靠近锥形沟槽151的底部151a的半导体层220A的水平相邻部分之间的距离D1。
参照图1B的操作890和图10A至图10D，方法800继续在锥形沟槽151中形成外延源极/漏极特征208。在一些实施例中，一个源极/漏极特征是源极电极，而另一源极/漏极特征是漏极电极。从一个外延源极/漏极特征208延伸到另一外延源极/漏极特征208的半导体层220A可以形成GAA装置100的通道。可以采用包括蚀刻和成长工艺的多个工艺来成长外延源极/漏极特征208。在所示的实施例中，外延源极/漏极特征208具有与最顶的半导体层220A的顶表面大抵对准的顶表面。然而，在其他实施例中，外延源极/漏极特征208可替代地具有延伸得比最顶的半导体层220A的顶表面高(例如：沿着Z方向)的顶表面。在所示的实施例中，外延源极/漏极特征208占据锥形沟槽151的下部(例如：由内部间隔物250和半导体层220A定义的部分)，留下锥形沟槽151的上部(例如：由顶部间隔物240定义的部分)敞开。在一些实施例中，外延源极/漏极特征208可以沿着X方向合并在一起，以提供比单一外延特征更大的横向宽度。在所示的实施例中，如图10A所示，外延源极/漏极特征208不被合并。
外延源极/漏极特征208可以包括任何合适半导体材料。举例来说，N型GAA装置中的外延源极/漏极特征208可以包括硅(Si)、碳化硅(SiC)、硅磷(SiP)、硅砷(SiAs)、硅磷碳(SiPC)或其组合；而P型GAA装置中的外延源极/漏极特征208可以包括硅(Si)、硅锗(SiGe)、锗(Ge)、硅锗碳(SiGeC)或其组合。外延源极/漏极特征可以被原位(in-situ)或非原位(ex-situ)掺杂。外延成长的硅(Si)源极/漏极特征可以掺杂碳以形成硅：碳(Si：C)源极/漏极特征、掺杂磷以形成硅：磷(Si：P)源极/漏极特征、掺杂碳和磷以形成硅碳磷(SiCP)源极/漏极特征；以及外延成长的硅锗(SiGe)源极/漏极特征可以掺杂硼。可以执行一或多种退火工艺以激活外延源极/漏极特征208中的掺杂物。退火工艺可以包括快速热退火(rapid thermalannealing；RTA)及/或激光退火工艺。
外延源极/漏极特征208直接与连续侧壁表面171交界。在外延成长期间，半导体材料从基板200的暴露的顶表面200a(例如：掺杂区205的暴露的顶表面)以及半导体层220A的暴露的侧表面成长。值得注意的式，在外延成长工艺期间，半导体材料不从内部间隔物250和顶部间隔物240的表面成长。由于半导体层220A的水平相邻部分之间的距离从沟槽151的口到沟槽151的底部151a减小，所以外延成长工艺在填满锥形沟槽151的顶部之前填满了锥形沟槽151的底部。因此，锥形沟槽151的锥形轮廓使外延成长工艺成为填充锥形沟槽151的自底向上的顺应性外延成长工艺，从而防止在外延源极/漏极特征208中形成空隙。
参照图1B的操作900和图11A至图11D，在锥形沟槽151的剩余空间中的外延源极/漏极特征208上方以及隔离特征203垂直上方形成层间介电(interlayer dielectric；ILD)层214。ILD层214还可以沿着Y方向形成在相邻的冗余栅极结构210之间，并且沿着X方向形成在外延源极/漏极特征208之间。ILD层214可以包括介电材料，例如高k材料、低k材料或极低k材料。举例来说，ILD层214可以包括氧化硅(SiO2)、氮氧化硅(SiOC)、氮氧化硅(SiON)或其组合。ILD层214可以包括单层或多层，并且可以通过合适技术形成，例如CVD、ALD及/或旋涂技术。在形成ILD层214之后，可以执行CMP工艺以移除ILD层214的多余部分，从而平坦化ILD层214的顶表面。在其他功能中，ILD层214在GAA装置100的各种部件之间提供电性隔离。
参照图1B的操作910和图12A至图12D，通过任何合适微影和蚀刻工艺来选择性地移除冗余栅极结构210。在一些实施例中，微影工艺可以包括形成光刻胶层(光刻胶)、将光刻胶曝光于图案、执行曝光后烘烤工艺以及显影光刻胶以形成掩模元件，其暴露包括冗余栅极结构210的区域。接着，通过掩模元件选择性地蚀刻冗余栅极结构210。在一些其他实施例中，顶部间隔物240可以用作掩模元件或其一部分。举例来说，冗余栅极结构210可以包括多晶硅，顶部间隔物240和内部间隔物250可以包括介电材料，并且中心部分220A-center包括半导体材料。因此，可以通过选择适当的蚀刻化学物质来实现蚀刻选择性，使得可以在大抵不影响GAA装置100的特征的情况下移除冗余栅极结构210。冗余栅极结构210的移除产生栅极沟槽153。栅极沟槽153暴露半导体层220A、220B的堆叠的顶表面和侧表面，如图12D所示。换句话说，中心部分220A-center和220B-center至少在栅极沟槽153中的两个侧表面上暴露。另外，栅极沟槽153也暴露出隔离特征203的顶表面。
参照图1B的操作920和图13A至图13D，还使用湿式或干式蚀刻工艺通过栅极沟槽153选择性地移除任何剩余的中心部分220B-center。选择蚀刻化学品，使得中央部分220B-center相比中央部分220A-center和内部间隔物250具有足够不同的蚀刻速率。结果，中心部分220A-center和内部间隔物250大抵保持不变。此选择性蚀刻工艺可以包括一或多个蚀刻步骤。
如图13A至图13D所示，在本实施例中，半导体层220B的移除形成了悬置的半导体层220A的中心部分220A-center和在垂直相邻层之间(例如：在Z方向上)的开口157，从而暴露出中心部分220A-center的顶表面和底表面。现在每一个中心部分220A-center在XZ平面中周围地暴露。另外，在中心部分220A-center下方的掺杂区205的部分也暴露在开口157中。然而，在一些其他实施例中，移除工艺仅移除一些而不是全部的中心部分220B-center。
在图12A至图12D和图13A至图13D所示的实施例中，栅极沟槽153和垂直相邻于栅极沟槽153(例如：在Z方向上)的开口157共同形成具有垂直轮廓的开口。换句话说，由栅极沟槽153及其对应的开口157共同形成的开口具有垂直侧壁。在一些实施例中，可以通过多个蚀刻工艺来形成具有垂直侧壁的这种开口。举例来说，用于移除冗余栅极结构210并从而形成栅极沟槽153(例如：在图12A至图12D中)的蚀刻工艺的蚀刻化学物质可包括可以包括与氯(Cl2)、四氟甲烷(CF4)、氧或其组合结合的溴化氢(HBr)。此外，用于选择性地移除半导体层220B并从而形成开口157的蚀刻工艺(例如：在图13A至图13D中)可以具有初始蚀刻化学物质，其包括与氯(Cl2)、氧或其组合结合的溴化氢(HBr)。在此初始蚀刻化学物质之后，接着使用后续蚀刻化学物质，包括与四氟甲烷(CF4)、氧或其组合结合的溴化氢(HBr)，其引起由栅极沟槽153及其对应的开口157共同形成的开口的垂直轮廓。如下面进一步的详细描述，然而在其他实施例中，由栅极沟槽153及其对应的开口157共同形成的开口可以具有锥形轮廓。可以通过省略上述包括与四氟甲烷(CF4)、氧或其组合结合的溴化氢(HBr)的后续蚀刻化学物质来实现这种锥形轮廓。在这样的实施例中，后续形成在锥形开口中的栅极结构也具有锥形轮廓。
参照图1B的操作930和940以及图14A至图14D和图15A至图15D，形成栅极结构。栅极结构包括栅极介电层和设置在栅极介电层上方的栅极电极。举例来说，栅极结构可以包括在氮氧化硅(SiON)栅极介电层上方的多晶硅栅极电极。作为另一实施例，栅极结构可以包括在高k介电层上方的金属栅极电极。在一些情况下，难熔金属层可以夹设在金属栅极电极(例如铝栅极电极)和高k介电层之间。作为又一个实施例，栅极结构可以包括硅化物。在所示的实施例中，栅极结构各自包括栅极介电层228和包括一或多个金属层230、232的栅极电极。栅极介电层228形成在金属层230、232和由半导体层220A形成的通道之间(例如：中心部分220A-center)。
在一些实施例中，栅极介电层228顺应性地形成在GAA装置100上(见图14A至图14D)。栅极介电层228至少部分地填充栅极沟槽153。在一些实施例中，在形成栅极介电层228之前，可以在半导体层220A的中心部分220A-center上方形成介电界面层。这样的介电界面层改善了半导体层220A的中心部分220A-center与栅极介电层228之间的粘合。在本公开中所示的实施例中，省略了这种介电界面层。替代的是，在所示的实施例中，在每一个半导体层220A的暴露表面周围形成栅极介电层228，使得它们以360度包裹每一个半导体层220A的中心部分220A-center。另外，栅极介电层228也直接接触内部间隔物250的垂直侧壁和顶部间隔物240的垂直侧壁。栅极介电层228可以包括具有介电常数大于痒氧化硅(SiO2)的介电常数(其约为3.9)的介电材料。举例来说，栅极介电层228可以包括氧化铪(HfO2)，其具有在约18至约40的范围内的介电常数。作为各种其他实施例，栅极介电层228可以包括氧化锆(ZrO2)、氧化钇(Y2O3)、五氧化二镧(La2O5)、五氧化二钆(Gd2O5)、二氧化钛(TiO2)、五氧化二钽(Ta2O5)、氧化铪铒(HfErO)、氧化铪镧(HfLaO)、氧化铪钇(HfYO)、氧化铪钆(HfGdO)、氧化铪铝(HfAlO)、氧化铪锆(HfZrO)、氧化铪钛(HfTiO)、氧化铪钽(HfTaO)、氧化锶钛(SrTiO)或其组合。栅极介电层228可以通过任何合适工艺形成，例如CVD、PVD、ALD或其组合。
参照图1A的操作940和图15A至图15D，在栅极介电层228上方形成金属层230、232，以填充栅极沟槽153的剩余空间。金属层230、232可以包括任何合适材料，例如氮化钛(TiN)、氮化钽(TaN)、钛铝(TiAl)、氮化钛铝(TiAlN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、铜(Cu)、钴(Co)、镍(Ni)、铂(Pt)或其组合。在一些实施例中，执行CMP以暴露ILD层214的顶表面。栅极介电层228和金属层230共同形成栅极结构270，而栅极介电层228和金属层232共同形成栅极结构272。栅极结构270、272中的每一者在中心部分220A-center内接合多层(例如：多个纳米通道)。
在一些实施例中，可以在栅极结构270、272上方可选地形成栅极顶部硬掩模层260。举例来说，参照图16A至图16D，金属层230、232可以可选地被凹陷，使得金属层230、232的顶表面延伸到ILD层214的顶表面下方。后续，如图17A至图17D所示，在GAA装置100上方形成栅极顶部硬掩模层260，使得其覆盖栅极结构270、272(具体来说，金属层230、232)、ILD层214，并且填充由凹陷工艺创建的空间。可以进行CMP以平坦化栅极顶部硬掩模层260的顶表面。在一些实施例中，如图18A至图18D所示，CMP暴露出ILD层214的顶表面、顶部间隔物240的顶表面以及栅极介电层228的顶表面。栅极顶部硬掩模层260可以包括介电材料，例如氧化硅(SiO2)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、基于氮化物的介电质、金属氧化物介电质、氧化铪(HfO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钇(Y2O3)或其组合。栅极顶部硬掩模层260在后续的蚀刻工艺中保护栅极结构272以形成源极/漏极接点特征(source/drain contact feature)，并且还使栅极结构272绝缘。然而，在一些其他实施例中(未显示出)，省略了金属层230、232的凹陷及/或栅极顶部硬掩模层260的形成。
参照图1C的操作950和图19A至图19D，在GAA装置100的顶表面上方形成掩模层282(例如：光刻胶层)。掩模层282可以覆盖GAA装置100的主体(或中心部分)，但不覆盖GAA装置100的两个端部283(沿着X方向)。参照图1C的操作960和图20A至图20D，后续进行端切割工艺(end-cut process)。端切割工艺形成端切割沟槽155，其将栅极结构270、272沿着X方向分成个别的栅极。个别的栅极可以仅在N型区上方(例如：用于NMOS栅极)延伸、仅在P型区上方(例如：用于PMOS栅极)延伸或在N型区和P型区两者上方延伸(例如：用于CMOS栅极)。端切割工艺可以包括任何合适微影和蚀刻工艺，使得端部283被向下蚀刻以暴露隔离特征203。
参照图1C的操作970和图21A至图21D，将介电材料沉积到端切割沟槽155中，以形成栅极端介电特征262，其从隔离特征203的顶表面延伸，并且完全覆盖栅极(例如栅极结构270、272)的端部。栅极端介电特征262可以包括基于氮化物的介电材料(例如：氮化硅(Si3N4))、金属氧化物、氧化硅(SiO2)或其组合。如下面进一步的详细描述，用基于介电质的栅极替代栅极结构270的后续步骤在大抵不影响栅极端介电特征262的情况下移除了顶部间隔物240和内部隔离物250。因此，在栅极端介电特征262和间隔物层(即顶部间隔物240和内部间隔物250)之间需要足够的蚀刻选择性。举例来说，顶部间隔物240和内部间隔物250在蚀刻化学物质中的蚀刻速率可以大抵比栅极端介电特征262在相同溶液中的蚀刻速率快，例如快约5至50倍。蚀刻速率的这种差异是这些不同层中材料的不同特性的结果，其也可以表现为它们不同的介电常数。在许多实施例中，栅极端介电材料的介电常数可以高于顶部间隔物240和内部间隔物250的介电常数。举例来说，栅极端介电特征262可以包括介电常数大于约6.9至约7的介电材料。举例来说，栅极端介电特征262可以包括氮化物。氮化物可具有大于约7.8至约8.0的介电常数。另一方面，顶部间隔物240及/或内部隔离物250可以包括基于氧化物的介电材料。举例来说，顶部间隔物240及/或内部间隔物250可以包括介电常数在约3.9至约5.0的范围内的氧化物。举另一例来说，顶部间隔物240及/或内部间隔物250可以包括掺杂的氧化物，例如氮掺杂的氧化物及/或碳掺杂的氧化物。氮掺杂的氧化物可具有在约4和约5之间的介电常数。碳掺杂的氧化物可具有在约3和约4之间的介电常数。在一些实施例中，栅极端介电特征262可以包括单层。在一些其他实施例中，栅极端介电特征262可以包括多层，例如氮化物层和氧化物层。
参照图1C的操作980和图22A至图22D，在GAA装置100上方形成掩模层284(例如光刻胶层)。在一个实施例中，掩模层284覆盖一或多个栅极结构272，但是不覆盖一或多个其他栅极结构270。后续，参照图1C的操作990和图23A至图23D，通过任何合适工艺移除暴露的栅极结构270以形成栅极沟槽159。结果，在栅极沟槽159中暴露出掺杂区205以及栅极结构270下方的隔离特征203。使用掩模层284作为掩模元件，蚀刻工艺可以是湿式蚀刻或干式蚀刻工艺。在所示的实施例中，蚀刻工艺不仅移除了暴露的栅极结构270，而且移除了栅极介电层228、顶部间隔物240、内部间隔物250以及半导体层220A的一部分，并且使基板200的掺杂区205部分地凹陷。然而，在其他实施例中，可以省略栅极介电层228的移除及/或掺杂区205的凹陷。替代地或附加地，顶部间隔物240的侧壁可以用作掩模元件。
参照图1C的操作1000和图24A至图24D，用一或多种介电材料填充栅极沟槽159以形成基于介电质的栅极234。介电材料可以包括氧化硅(SiO2)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、碳掺杂的氧化物、氮掺杂的氧化物、碳掺杂的和氮掺杂的氧化物、介电金属氧化物(例如氧化铪(HfO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钇(Y2O3))、掺杂镧(La)的氧化物、掺杂多种金属的氧化物或其组合。基于介电质的栅极234可以包括单层或多层。形成工艺可以使用任何合适工艺，例如ALD、CVD、PVD、PEALD、PECVD或其组合。可以执行CMP工艺以移除多余的介电材料并且提供与ILD层214、顶部间隔物240以及栅极端介电特征262大抵共平面的顶表面。
参照图1C的操作1010和图25A至图25D，在GAA装置100上方形成栅极顶部介电层290。可以通过任何合适工艺(例如CVD、PECVD、流动式CVD(flowable CVD；FCVD)或其组合)来形成栅极顶部介电层290。栅极顶部介电层290覆盖基于介电质的栅极234、ILD层214、顶部间隔物240、栅极结构272以及栅极顶部硬掩模层260(如果存在)的顶表面。栅极顶部介电层290可以包括介电材料，例如氧化硅(SiO2)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氮碳氧化硅(SiOCN)、基于氮化物的介电质、金属氧化物介电质、氧化铪(HfO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钇(Y2O3)或其组合。栅极顶部介电层290可以具有在约3nm和约30nm之间的厚度。为了装置效能(例如：以满足晶体管开关速度要求)，可能需要在规定值范围内的厚度，特别是对于先进技术节点。在一些实施例中，栅极顶部介电层290在后续的蚀刻工艺中保护栅极结构272，以形成源极/漏极接点特征，并且还使栅极结构272绝缘。
参照图1C的操作1020和图26A至图26D，移除栅极顶部介电层290和ILD层214的一部分，以在外延源极/漏极特征208上方形成接点孔(contact hole)278。可以使用任何适当方法来形成接点孔278，例如多个微影和蚀刻步骤。在一个实施例中，可以利用自我对准接点形成工艺。举例来说，ILD层214可以包括介电材料，其蚀刻速率大抵快于顶部间隔物240的蚀刻速率和栅极顶部硬掩模层260的蚀刻速率。因此，当蚀刻掉ILD层214以形成接点孔278时，顶部间隔物240和栅极顶部硬掩模层260大抵不受影响。由于顶部间隔物240和栅极顶部硬掩模层260保护栅极结构272不受蚀刻化学物质的影响，因此保留了栅极结构272的完整性。接点孔278暴露出外延源极/漏极特征208的顶表面，用于后续的接点层形成。另外，栅极顶部介电层290和栅极顶部硬掩模层260(如果存在)的一部分也被移除，以在栅极结构272的金属层232上方形成通孔285。通孔285暴露金属层232以用于后续的通孔特征形成。可以使用任何适当方法来形成通孔285，并且可以包括多个微影和蚀刻步骤。
参照图1C的操作1030和图27A至图27D，在接点孔278内形成接点特征280。因此，接点特征280被嵌入在栅极顶部介电层290和ILD层214内，并且将外延源极/漏极特征208电性连接至外部导电特征(未显示)。另外，通孔特征286也形成在通孔285中。因此，通孔特征286被嵌入在栅极顶部介电层290内(以及在栅极顶部硬掩模层260内(如果存在))，并且将栅极结构272电性连接至外部导电特征(未显示)。接点特征280和通孔特征286可以个别包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钴(Co)、钌(Ru)、铂(Pt)、钨(W)、铝(Al)、铜(Cu)或其组合。可以使用任何合适方法来形成接点特征280和通孔特征286。在一些实施例中，在外延源极/漏极特征208和接点特征280之间形成额外特征，例如自我对准硅化物特征288。可以执行CMP工艺以平坦化GAA装置100的顶表面。
如上面所述，顶部间隔物240和内部间隔物250的介电常数可以不同。顶部间隔物或内部间隔物是否应使用介电常数较低的材料可能是一种设计选择。举例来说，可以基于不同装置区的电容值的相对重要性之间的比较来进行设计选择。举例来说，设计者可以将具有较低介电常数的材料分配给顶部间隔物240而不是内部间隔物250。另一方面，如果在源极/漏极-金属栅极区中具有较高的电容更为重要，则设计者可以将介电常数较低的材料分配给内部间隔物250而不是顶部间隔物240。
更具体地，顶部间隔物240可以被认为是一对垂直对准的导电板(即接点特征280的侧壁和栅极结构272的侧壁)之间的电容的介电介质。相似地，内部间隔物250可以被认为是另一对垂直对准的导电板(即外延源极/漏极特征208的侧壁和栅极结构272的侧壁)之间的另一个电容的介电介质。根据以下公式，电容与介电介质的介电常数成正比：
Figure BDA0002692638090000241
其中C是电容的电容值、“ε”是介电介质的电容率(permittivity)、ε0是真空的电容率、A是电容的面积、d是电容的分离距离、k是介电介质的介电常数。因此，较小的介电常数导致较小的电容值。根据设计需要，如果在接点-金属栅极区(contact-to-metal gateregion)中比在源极/漏极-金属栅极区(source/drain-to-metal gate region)中具有更大的电容值更为重要，设计者可以将具有较低k的材料分配给顶部间隔物240，而不是内部间隔物250。另一方面，如果在源极/漏极-金属栅极区中具有较高的电容值更为重要，则设计者可以将具有较低k的材料分配给内部间隔物250而不是顶部间隔物240。参照图1C的操作1040，还可以在栅极顶部介电层290上方及/或之内形成额外的层及/或特征，以完成GAA装置100的制造。
参照图27B和图27D，可以观察到几个结构特征。首先第一，如图27B所示，由于外延源极/漏极特征208的锥形侧壁，形成GAA装置100的通道(例如：纳米通道)的半导体层220A沿着Y方向具有不同的长度，这取决于半导体层220A在Z方向上的位置。举例来说，在Z方向上最靠近基板200的半导体层220A具有沿着Y方向的长度L2，而在Z方向上离基板200最远的半导体层220A具有沿着Y方向的长度L1，其中长度L2大于长度L1。在一些实施例中，长度L2比长度L1大至少0.5nm(例如：至少1nm)。为了装置效能(例如：以满足晶体管开关速度要求)，可能需要在规定值范围内的长度，特别是对于先进技术节点。
第二，如图27D所示，取决于半导体层220A在Z方向上的位置，形成GAA装置100的通道(例如：纳米通道)的半导体层220A沿着X方向具有不同的宽度。举例来说，在Z方向上最靠近基板200的半导体层220A具有沿着X方向的宽度W2，而在Z方向上离基板200最远的半导体层220A具有沿着X方向的宽度W1，其中宽度W2大于宽度W1。在一些实施例中，宽度W2与宽度W1之间的差值在约0.5nm至约5nm的范围内。宽度W1和W2中的每一者可以在约6nm至约50nm的范围内。为了装置效能(例如：以满足晶体管开关速度要求)，可能需要在规定值范围内的宽度，特别是对于先进技术节点。
第三，形成GAA装置100的通道(例如：纳米通道)的半导体层220A可以具有在Z方向上测量的个别厚度T。举例来说，在图27D所示的实施例中，在Z方向上最靠近基板200的半导体层220A具有沿着Z方向的厚度T2，而在Z方向上离基板200最远的半导体层220A具有沿着Z方向的厚度T1。厚度T1和T2可以大抵相等，厚度T1和T2中的每一者在约3nm至约10nm的范围内。为了装置效能(例如：以满足晶体管开关速度要求)，可能需要在规定值范围内的厚度，特别是对于先进技术节点。
第四，如图27B所示，内部间隔物250以360度包裹形成GAA装置100的通道(例如：纳米通道)的半导体层220A的侧部220A-side。此外，栅极结构272(包括栅极介电层228和金属层232)包裹形成GAA装置100的通道的半导体层220A的中心部分220A-center。
第五，如图27C所示，GAA装置100的非主动区没有内部间隔物250。替代的是，顶部间隔物240延伸到隔离特征203，并且栅极结构272(包括栅极介电层228和金属层232)的侧壁物理接触顶部间隔物240。
以上工艺流程描述了本公开的一个实施例。在此实施例中，在形成栅极结构270、272之后形成基于介电质的栅极234。然而，在不脱离本公开的范围的情况下，还可以想到其他实施例。举例来说，不是通过移除栅极结构270并后续填充栅极沟槽来形成基于介电质的栅极234，可以替代地在形成栅极结构270、272之前形成基于介电质的栅极234。此替代实施例的额外详细描述可以在相关专利中找到，例如Jhon Jhy Liaw的主题为“半导体装置、半导体装置布局和制造半导体装置的方法”的美国专利9,613,953、Jhon Jhy Liaw的主题为“制造半导体装置的方法和半导体装置”的美国专利9,805,985、以及Jhon Jhy Liaw的主题为“包括具有顺应性介电层的金属栅极扩散破坏结构的鳍式半导体装置”的美国专利9,793,273。这些专利在此处并入本文。
在一种这样的实施例中，在形成顶部间隔物240之后(例如：如图5A至图5D所示)，可以在GAA装置100上方形成ILD层304，如图28A至图28D所示。可以在ILD层304上方形成掩模层384，以覆盖除了要在其中形成基于介电质的栅极的区域之外的整个区域。后续，如图29A至图29D所示，可以使用蚀刻工艺移除ILD层304的暴露部分以及ILD层304的暴露部分下方的冗余栅极结构210。蚀刻工艺还可移除冗余栅极结构210下方的掺杂区205的一部分。此蚀刻工艺形成基于介电质的栅极沟槽357，其与图23A至图23D所示的那些栅极沟槽159相似。接着可以移除掩模层384(见图29A至图29D)。一旦形成了基于介电质的栅极沟槽357，就使用与上面用于基于介电质的栅极234所述的材料相似的介电材料来填充栅极沟槽357，以形成基于介电质的栅极334(见图30A至图30D)。该方法接着进行以执行CMP并蚀刻堆叠的一部分以形成源极/漏极沟槽351，与图6A至图6D所示的那些锥形沟槽151相似(见图31A至图31D)。后续的工艺，例如图32A至图35A、图32B至图35B、图32C至图35C以及图32D至图35D所示的那些工艺，可以以与图7A至图27A、图7B至图27B、图7C至图27C以及图7D至图27D所示的那些工艺相似的方式进行。最终结构(见图35A至图35D)可以与图27A至图27D的结构相似。
如上面所述，在一些实施例中，栅极结构272可以具有锥形轮廓。在一种这样的实施例中，在形成外延源极/漏极特征208之后(例如：如图32A至图32D所示)，通过合适微影和蚀刻工艺选择性地移除冗余栅极结构210和半导体层220B(见图36A至图36D)。举例来说，用于移除冗余栅极结构210从而形成沟槽400的顶部(例如：在图36B中)的蚀刻工艺的蚀刻化学物质可以包括与氯(Cl2)、四氟甲烷(CF4)、氧或其组合结合的溴化氢(HBr)。接着，蚀刻工艺继续进行以通过使用包括与氯(Cl2)、氧或其组合结合的溴化氢(HBr)选择性地移除半导体层220B，以从而延伸沟槽400以暴露基板200的顶表面的一部分。蚀刻化学物质的这种组合的使用导致锥形的沟槽400，其中由沟槽400的侧壁和基板200的顶表面200a对向的锐角β在约80度至约88度的范围内。后续的工艺，例如图37A至图38A、图37B至图38B、图37C至图38C以及图37D至图38D所示的那些工艺，可以以与图34A至图35A、图34B至图35B、图34C至图35C以及图34D至图35D所示的那些工艺相似的方式进行。
参照图38B，可以观察到几个结构特征。由于沟槽400的锥形侧壁，所得的栅极结构272(包括栅极介电层228和金属层232)也具有锥形侧壁。在一些实施例中，取决于栅极结构272在Z方向上的位置，沿着Y方向的栅极结构272的栅极长度是不同的。举例来说，栅极结构272在Z方向上最靠近基板200的部分的栅极长度具有沿着Y方向的长度G2，而栅极结构272在Z方向上离基板200最远的部分的栅极长度具有沿着Y方向的长度G1，其中长度G2大于长度G1。在一些实施例中，长度G2比长度G1大至少0.5nm(例如：至少1nm)。通常来说，图38B所示的栅极结构272控制半导体层220A中的通道以及基板200中的寄生平面通道。在典型的GAA装置中，基板200中的寄生平面通道可以是GAA装置效能的限制因素。然而，利用图38B中所示的锥形的栅极结构272，栅极结构272的最靠近基板200的部分的较长栅极长度G2减小了基板200中的寄生平面通道的截止状态电流(off-state current)和接面漏电(junctionleakage)，从而改善了GAA装置100的效能。
在一些实施例中，内部间隔物250可具有在其中形成的气隙。图39A至图39G显示了在内部间隔物250中形成气隙以减小外延源极/漏极特征208的侧壁与栅极结构272的侧壁之间的电容的实施例方法。图39A与图31B所示的结构相似，并且可以使用以上参照图31B所述的工艺来形成。后续，如以上参照图7A至图7D所述，经由选择性蚀刻工艺通过锥形沟槽151中的暴露的侧壁表面移除半导体层220B的一部分，以产生图39B所示的结构。选择性蚀刻工艺的结果是将源极/漏极沟槽351延伸到半导体层220A和顶部间隔物240下方的区域中。
参照图39C，在半导体层220A和220B的暴露部分上形成顺应性介电层500。在一些实施例中，顺应性介电层500可以通过ALD工艺形成，并且可以包括与上面参照内部间隔物250所讨论的材料相似的材料。参照图39D，执行沉积工艺(例如：低压CVD，缩写为LPCVD)，以非顺应性地在源极/漏极沟槽351中沉积进一步的介电层502。进一步的介电层502可以包括与上面参考内部间隔物250所讨论的材料相似的材料。然而，由于源极/漏极沟槽351延伸到半导体层220A和顶部间隔物240下方的区域中，并且其中存在顺应性介电层500，所以进一步的介电层502没有完全填充半导体层220A下方的区域，从而形成气隙504。参照图39E，在进一步的介电层502上执行回蚀工艺以暴露半导体层220A的端部区和基板200的顶表面，同时在半导体层220A下方的区域中留下进一步的介电层502的残留部分。回蚀工艺可以包括湿式蚀刻工艺或干式蚀刻工艺，其选择性蚀刻进一步的介电层502而大抵上不干扰或消耗顶部间隔物240。参照图39F，接着使用上面参照图10A至图10D所述的相似工艺形成外延源极/漏极特征208。后续的工艺可以与图33B至图35B所示那些工艺相似的方式进行。最终结构(见图39G)包括在内部间隔物中的气隙504，其可以减小外延源极/漏极特征208的侧壁与栅极结构272的侧壁之间的电容。
在一些实施例中，顶部间隔物240可具有在其中形成的气隙。图40A至图40I显示了在顶部间隔物240中形成气隙以减小接点特征280的侧壁与栅极结构272的侧壁之间的电容的方法。图40A与图4B所示的结构相似，并且可以使用上面参照图4B所述的工艺(例如：LPCVD及/或ALD工艺)来形成。图40B显示了在冗余栅极结构210和最顶的半导体层220A的暴露表面上顺应性形成的第一栅极间隔物240-1。第一栅极间隔物240-1可以包括相似的材料，并且可以使用与上面参照栅极间隔物240所述的相似方法来形成。
参照图40C，在第一栅极间隔物240-1上方顺应性形成牺牲层240-2(例如：使用LPCVD及/或ALD工艺)。牺牲层240-2可以包括多晶硅或与第一栅极间隔物240-1的材料不同的介电材料。参照图40D，回蚀牺牲层240-2，使得其残留部分保留在第一栅极间隔物240-1的侧壁(例如：垂直侧壁)。合适回蚀工艺可以包括湿式蚀刻工艺或干式蚀刻工艺，其选择性地蚀刻牺牲层240-2而大抵上不干扰或消耗第一栅极间隔物240-1。
参照图40E，在牺牲层240-2和第一栅极间隔物240-1的暴露表面上顺应性形成第二栅极间隔物240-3。第二栅极间隔物240-3可以包括相似的材料，并且可以使用与上面参照第一栅极间隔物240-1所述的相似方法来形成。在图40F中，回蚀第二栅极间隔物240-3，使得其残留部分保留在牺牲层240-2的侧壁(例如：垂直侧壁)。如图40F所示，回蚀工艺还暴露了最顶的半导体层220A的顶表面。用于移除第二栅极间隔物240-3的一部分的回蚀工艺可以包括湿式蚀刻工艺或干式蚀刻工艺。如图40F所示，作为图40A至图40F所示的工艺流程的结果，冗余栅极结构210具有设置在其顶表面和侧壁上的第一栅极间隔物240-1。牺牲层240-2设置在第一栅极间隔物240-1的侧壁上，并且第二栅极间隔物240-3设置在牺牲层240-2的侧壁上。
参照图40G，使用选择性蚀刻工艺移除牺牲层240-2，其选择性地移除牺牲层240-2的材料，而大抵上不干扰或消耗第一栅极间隔物240-1的材料和第二栅极间隔物240-3的材料。如上面所述，牺牲层240-2可以包括多晶硅(例如：与冗余栅极结构210相似的材料)。然而，由于第一栅极间隔物240-1设置在冗余栅极结构210的顶表面和侧壁上，第一栅极间隔物240-1用作防止在图40G的工艺期间移除冗余栅极结构210的保护层。图40G的结果是在第一栅极间隔物240-1和第二栅极间隔物240-3中的相邻栅极间隔物之间形成空间402。
参照图40H，执行沉积和回蚀工艺以在空间402的顶部区中形成介电材料240-4。关于沉积工艺，由于空间402窄(例如；小于或等于约1nm)，所以介电材料240-4没有完全填充空间402，而是填充了其顶部区。间隔402的底部区(例如：接近基板200的间隔)保持未被填充。因此，图40H的沉积工艺产生气隙404，第一栅极间隔物240-1、第二栅极间隔物240-3以及介电材料240-4的剩余部分共同形成其中具有气隙404的顶部间隔物240。后续的工艺可以以与图6A至图38A、图6B至图38B、图6C至图38C以及图6D至图38D所示的那些工艺相似的方式进行。最终结构(见图40I)在顶部间隔物中包括气隙404，其可以减小接点特征280的侧壁与栅极结构272的侧壁之间的电容。
尽管不旨在限制，但是本公开实施例为半导体工艺和半导体装置提供了益处。举例来说，所公开的方法比其他技术具有更大的工艺余量，以用于在GAA装置的半导体通道层之间的有限间隔内形成栅极介电层和金属层，从而消除或减少了这些层中的空隙及/或其他缺陷。对于特定实施例，形成锥形沟槽以引起自底向上的外延成长工艺，其顺应性地填充了锥形沟槽。另外，本方法允许外延源极/漏极特征在包括更大半导体材料面积的侧表面上成长，而不是介电材料。这提高了外延源极/漏极特征的品质，并最终提高了GAA装置的效能和可靠度。此外，本方法还提供了通用性(versatility)，允许设计者根据设计需要选择性地优化GAA装置的不同区域的电容。如此一来，本公开提供了改善GAA装置的效能、功能及/或可靠度的方法。换句话说，在本公开中的GAA装置和制造方法表现出期望的特性，示例是：(1)自底向上外延成长工艺，其形成没有空隙的源极/漏极区；(2)在窄通道-通道空间中的用于栅极介电质和电极的大形成余量/窗口；(3)减小的源极/漏极区和相邻的主动栅极结构之间的电容。
实施例的集成电路(IC)装置包括：具有顶表面的半导体基板；设置在半导体基板上的第一源极/漏极特征和第二源极/漏极特征；包括第一半导体层和第二半导体层的多个半导体层。第一半导体层在第一方向上纵向延伸并连接第一源极/漏极特征和第二源极/漏极特征，而第二半导体层在第一方向上纵向延伸并连接第一源极/漏极特征和第二源极/漏极特征。第一半导体层在垂直于第一方向的第二方向上堆叠在第二半导体层上方并且与第二半导体层间隔，第二方向垂直于半导体基板的顶表面。集成电路(IC)装置还包括接合第一半导体层的中心部分和第二半导体层的中心部分的栅极结构，其中第一半导体层沿着第一方向的长度小于第二半导体层沿着第一方向的长度。
在一些实施例中，第二半导体层的长度与第一半导体层的长度之间的差值为至少0.5纳米。
在一些实施例中，第二半导体层的长度与第一半导体层的长度之间的差值为至少1纳米。
在一些实施例中，在第二方向上测量的第一半导体层的厚度和第二半导体层的厚度的每一者在约3纳米至约10纳米的范围内。
在一些实施例中，第一半导体层的宽度不同于第二半导体层的宽度，其中在垂直于第一方向和第二方向的第三方向上测量第一半导体层的宽度和第二半导体层的宽度的每一者。
在一些实施例中，第一半导体层的宽度与第二半导体层的宽度之间的差值在约0.5纳米至约5纳米的范围内。
在一些实施例中，第一半导体层的宽度和第二半导体层的宽度的每一者在约6纳米至约50纳米的范围内。
在一些实施例中，集成电路装置还包括：第一间隔物，设置在第一半导体层的多个侧部上方，第一半导体层是半导体层中的最顶层；以及第二间隔物，在第一方向上设置在第一半导体层的侧部和第二半导体层的多个侧部之间，其中第一间隔物和第二间隔物具有不同的材料组成。
在一些实施例中，第二间隔物包括气隙。
在一些实施例中，栅极结构的第一部分接合第一半导体层，并且栅极结构的第二部分接合第二半导体层，其中栅极结构的第一部分的沿着第一方向的长度小于栅极结构的第二部分的沿着第一方向的长度。
在一些实施例中，栅极结构的第一部分的长度与栅极结构的第二部分的长度之间的差值为至少0.5纳米。
在一些实施例中，第一源极/漏极特征的侧壁和半导体基板的顶表面对向的锐角在约80度至约88度的范围内。
实施例的集成电路(IC)装置包括：具有顶表面的半导体基板；设置在半导体基板上的第一源极/漏极特征和第二源极/漏极特征；沿着第一方向从第一源极/漏极特征延伸到第二源极/漏极特征的多个半导体层。半导体层沿着垂直于顶表面且垂直于第一方向的第二方向彼此堆叠，其中半导体层的每一者具有中心部分和与中心部分横向相邻的两个侧部。集成电路(IC)装置还包括接合半导体层的每一者的中心部分的栅极电极；在半导体层的最顶半导体层的两个侧部上方的第一间隔物；以及沿着第二方向在半导体层的垂直相邻的多个侧部之间的第二间隔物。第一间隔物包括具有第一介电常数的第一介电材料，第二间隔物包括具有不同于第一介电常数的第二介电常数的第二介电材料，以及沿着第一方向测量的最顶半导体层的长度小于最顶部半导体层垂直下方的半导体层的每一者的长度。
在一些实施例中，集成电路装置还包括与半导体层中的每一者的多个相对端接触的栅极端介电层，其中栅极端介电层包括具有第三介电常数的第三介电材料，第三介电常数大于第一介电常数和第二介电常数。
在一些实施例中，第一间隔物包括选自氧化硅(SiO2)、氧氮化硅(SiON)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)及其组合的介电材料，并且第二间隔物包括选自二氧化硅(SiO2)、氮化硅(Si3N4)、碳掺杂的氧化物、氮掺杂的氧化物、多孔氧化物及其组合的介电材料。
在一些实施例中，第二间隔物在其中包括气隙。
实施例集成电路装置的制造方法包括：在半导体基板上方形成包括多个第一半导体层和多个第二半导体层的堆叠，其中第一半导体层和第二半导体层具有不同的材料组成，并且在堆叠内彼此交替；在堆叠上方形成冗余栅极结构，其中冗余栅极结构包裹堆叠的顶表面和多个侧表面；在冗余栅极结构的多个侧壁上形成多个第一间隔物，第一间隔物设置在堆叠的顶表面上；在堆叠中形成第一锥形沟槽和第二锥形沟槽，以暴露半导体基板的顶表面；在第一锥形沟槽中形成第一源极/漏极特征，并且在第二锥形沟槽中形成第二源极/漏极特征；从堆叠的顶表面和侧表面移除冗余栅极结构；以及移除第二半导体层，使得第一半导体层保留并形成将第一源极/漏极特征和第二源极/漏极特征彼此连接的多个半导体薄片，其中在平行于半导体基板的顶表面的方向上测量的最顶第一半导体层的长度小于最底第一半导体层的长度。
在一些实施例中，在第一锥形沟槽中形成第一源极/漏极特征，并且在第二锥形沟槽中形成第二源极/漏极特征的步骤包括自底向上外延成长工艺。
在一些实施例中，集成电路装置的制造方法还包括：在形成第一锥形沟槽和第二锥形沟槽之后，移除设置在第一间隔物下方的第二半导体层的多个第一部分，以形成多个间隙；以及在间隙中形成第二间隔物。
在一些实施例中，第二间隔物具有与第一间隔物不同的材料组成。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更好地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种集成电路装置，包括：
一半导体基板，具有一顶表面；
一第一源极/漏极特征和一第二源极/漏极特征，设置在上述半导体基板上；
多个半导体层，包括一第一半导体层和一第二半导体层，上述第一半导体层在一第一方向上纵向延伸并连接上述第一源极/漏极特征和上述第二源极/漏极特征，上述第二半导体层在上述第一方向上纵向延伸并连接上述第一源极/漏极特征和上述第二源极/漏极特征，其中上述第一半导体层在垂直于上述第一方向的一第二方向上堆叠在上述第二半导体层上方并且与上述第二半导体层间隔，上述第二方向垂直于上述半导体基板的上述顶表面；以及
一栅极结构，接合上述第一半导体层的一中心部分和上述第二半导体层的一中心部分，其中上述第一半导体层沿着上述第一方向的长度小于上述第二半导体层沿着上述第一方向的长度。
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