CN112530809A - 半导体装置的制造方法 - Google Patents

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fin
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dielectric
gate
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杨建勋
杨建伦
张克正
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种具有负电容介电结构的半导体装置结构以及上述半导体装置的制造方法。一种半导体装置的制造方法包括：形成一鳍部结构于一基底上，鳍部结构具有一鳍部基体部及一鳍部顶部；形成一间隙壁结构于鳍部顶部的一第一区域内，其中间隙壁结构包括第一负电容介电材料；以及形成一栅极结构于鳍部顶部的一第二区域上，其中栅极结构包括一栅极介电层，栅极介电层具有不同于第一负电容介电材料的一第二负电容介电材料。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种半导体装置及其制造方法。
背景技术
随着半导体技术的进步，对于更高的存储容量、更快的处理系统、更高的效能以及更低的成本的需求不断地增长。为了满足这些需求，半导体工业继续微缩半导体装置的尺寸，例如金属氧化物半导体场效晶体管(metal oxide semiconductor field effecttransistor,MOSFET)，包括平面式MOSFET及鳍式场效晶体管(fin field effecttransistor,finFET)。上述微缩已增加了半导体装置中的功耗及寄生电容。
发明内容
在一些实施例中，一种半导体装置的制造方法方法包括：形成具有一鳍部基体部及一鳍部顶部的一鳍部结构于一基底上；形成一间隙壁结构于鳍部顶部的一第一区域内；以及形成一栅极结构于鳍部顶部的一第二区域上。间隙壁结构包括第一负电容介电材料，且栅极结构包括具有不同于第一负电容介电材料的一第二负电容介电材料的一栅极介电层。
在一些实施例中，一种半导体装置的制造方法包括：形成具有一堆叠的鳍部部分及一鳍部基体部的一鳍部结构于一基底上；形成一外延源极/漏极区于鳍部结构上；以及形成一第一负电容介电结构于堆叠的鳍部部分的一第一区域内。堆叠的鳍部部分外延生长于鳍部基体部上。第一负电容介电结构包括具有第一负电容材料的一第一介电层。上述方法还包括形成一栅极结构于堆叠的鳍部部分的一第二区域上；形成一源极/漏极接触结构于外延源极/漏极区上；以及形成一第二负电容介电结构于源极/漏极接触结构与栅极结构之间。每个栅极结构包括具有第一负电容材料的一第二介电层。第二负电容介电结构包括具有第一负电容材料的一第三介电层。
在一些实施例中，一种半导体装置包括一鳍部结构，位于一基底上，具有一鳍部基体部及一鳍部顶部；一间隙壁结构，设置于鳍部顶部的一第一区域内；以及一栅极结构，设置于鳍部顶部的一第二区域内。间隙壁结构包括第一负电容介电材料，且栅极结构包括具有与第一负电容介电材料不同的第二负电容介电材料的一栅极介电层。
附图说明
图1A及图1B至图1E是分别示出根据一些实施例的半导体装置的等角视图及剖面示意图。
图2是示出根据一些实施例的具有负电容介电结构的半导体装置的制造方法流程图。
图3A至图6A是示出根据一些实施例的具有负电容介电结构的半导体装置于其制造过程的各个阶段的等角视图。
图7A至图14A、图3B至图14B、图3C至图14C及图5D至图6D是示出根据一些实施例的具有负电容介电结构的半导体装置于其制造过程的各个阶段的剖面示意图。
附图标记说明：
100：半导体装置
102A、102B：鳍式场效晶体管
106：基底
108：鳍部结构
108A：鳍部基体部
108B、108B*：鳍部顶部
108B1、108B2：堆叠的鳍部部分
108s：上表面
110：外延鳍部区
110t：高度
112：栅极结构
112A：(负电容)栅极介电层
112B：栅极电极
112A*、112B*:多晶硅结构
112t、118t、122t、138At、138Bt、1440t、St：厚度
114：间隙壁
118：内层介电层
119：鳍部区
119d、127t1：尺寸
119e：横向距离
121：第一负电容间隙壁结构
122：第二半导体层
122t、134t*、138H、320t、GH、H1、H2：垂直尺寸
123、1440：负电容介电层
123t、127t、129t：尺寸(厚度)
123*、1440*：负电容介电材料层
127、127*：非负电容介电层
129：气隙
130：栅极功函数层
132：栅极金属填充层
134：氧化层
134*：保护氧化层
134s*、648、GL、L1、W1、W2：水平尺寸
138：浅沟槽隔离区
138A：第一保护衬层
138B：第二保护衬层
138C：绝缘层
200：方法
205、210、215、220、225、230、235、240、245、250：操作步骤
320：第一半导体层
340、342、644：硬式罩幕层
646：高深宽比空间
720、1410：凹槽区
848：界面
1439：第二负电容间隙壁结构
1442：氮化层
1442d：距离
1444：自对准接触介电层
1446：金属硅化物层
1447：金属接触电极
1448：源极/漏极接触结构
1450：栅极接触结构
HT：总高度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等在此处是用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。
需注意的是在说明书中“一个实施例”、“一个实施例”、“一示例性实施例”、“示例性”等等的语意表示所描述的实施例可包括特定的特征部件、结构或特性。然而每个实施例都不一定需要包括特定的特征部件、结构或特性。再者，这样的用词不一定需要指相同的实施例。此外，当一实施例描述了特定的特征部件、结构或特性时，无论描述明确与否，在所属技术领域中技术人员的知识范围内，可将上述特征部件、结构或特性实施于其他实施例。
可理解的是本文中的措词或术语乃出自描述目的而非加以限制，使得本说明书的术语或措辞由所属技术领域中技术人员根据此处启示而对其进行解释。
如此处所使用的措词“选择比”，其指在相同蚀刻条件下两种材料的蚀刻速率比。
如此处所使用的措词“高k值”是指高介电常数。在半导体装置结构及制造工艺的领域中，高k值是指大于SiO2的介电常数(例如，介电常数大于3.9)。
如此处所使用的措词“p型”定义为结构、膜层及/或区域掺杂p型掺杂物，例如硼。
如此处所使用的措词“n型”定义为结构、膜层及/或区域掺杂n型掺杂物。
在一些实施例中，用语“大约”及“实质上”可表示给定数量的值，该给定数量的值在该值的5％之内变化(例如，该值的±1％、±2％、±3％、±4％、±5％)。
本文公开的鳍部结构可通过任何合适的方法来进行图案化。举例来说，可使用一或多道微影工艺来图案化鳍部结构，上述微影工艺包括双重图案化工艺或多重图案化工艺。一般而言，双重图案化工艺或多重图案化工艺是将微影工艺及自对准工艺相结合，而容许形成的图案间距小于使用单一直接微影工艺可获得的图案间距。举例来说，在一个实施例中，形成一牺牲层于一基底上方，并使用微影工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隙壁，然后去除牺牲层，接着可使用余留的间隙壁来图案化鳍部结构。
本公开提供位于半导体装置及/或集成电路(integrated circuit,IC)的场效晶体管(FET)装置(例如，环绕式栅极(gate-all-around,GAA)FET、finFET、GAA finFET或平面FET)内的示例性负电容(negative capacitance，NC)介电结构以及其制造方法的示例。
负电容(NC)可定义为电容器两端的电压随电容器上电荷的增加而减小。在介电及/或铁电材料中可发现负电容。介电及/或铁电材料的负电容(NC)可应用于装置中，以提高装置效能。
本公开中的示例方法可形成具有栅极结构的FET装置，此栅极结构具有负电容(NC)材料类的栅极介电层(也称作负电容(NC)栅极介电层)。在一些实施例中，负电容(NC)材料可包括具有铁电特性的介电材料、斜方晶相(orthorhombic phase)的介电材料(例如斜方晶相的氧化铪(HfO2))及/或掺杂有一或多种金属(例如，铝(Al)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、镧(La)、钪(Sc)，硅(Si)、锶(Sr)、锡(Sn)、钇(Y)、锆(Zr))的介电材料(例如HfO2)或其组合。负电容(NC)栅极介电层可通过内部电压放大机制降低亚阈值摆幅(subthreshold swing,SS)，并增加装置的通道导通电流与截止电流(Ion/Ioff)比率。亚阈值摆幅(SS)可表示装置的电流导通-切断的开关特性，并且可为确定装置开关速度的因素。降低FET装置中的亚阈值摆幅(SS)可实现更快的装置操作以及更低的开关能量，并且可有效地缩小电源电压并显着降低这些FET装置的功耗。
在一些实施例中，示例方法可形成第一及第二负电容(NC)间隙壁结构于FET装置的栅极结构与源极/漏极(S/D)区之间，以减小其间的寄生电容。寄生电容可能来自一条信号线及另一条信号线或一条信号线与FET装置的基底之间的电性耦合，并且会对高频下的装置效能产生负面影响。在一些实施例中，第一负电容(NC)间隙壁结构可设置于外延源极/漏极(S/D)区与GAA finFET的一部分栅极结构之间，并且可包括负电容(NC)材料类的介电层、非负电容(NC)材料类的介电层以及气隙。在一些实施例中，第二负电容(NC)间隙壁结构可设置于GAA finFET的源极/漏极(S/D)接触结构与栅极结构之间，并且可包括负电容(NC)材料类的介电层及氮化物层。
图1A至图1E是示出根据一些实施例的具有鳍式场效晶体管(finFET)102A-102B的半导体装置100。图1A是示出根据一些实施例的半导体装置100的等角视图，图1B是示出沿图1A的半导体装置100的B-B线的剖面示意图，图1C是示出图1B的剖面示意图的放大区域C，图1D是示出图1C的剖面示意图的放大区域D，图1E是示出根据一些实施例沿图1A的半导体装置100的E-E线的剖面示意图。在一些实施例中，鳍式场效晶体管(finFET)102A-102B可为p型finFET(PFET)或n型finFET(NFET)两者或每个导电类型的finFET之一。尽管在图1A至图1B中示出两个finFET，半导体装置100可具有任何数量的finFET。除非另有说明，否则具有相同标号的鳍式场效晶体管(finFET)102A-102B元件的讨论彼此适用。出于说明目的是示出半导体装置100的等角视图及剖面示意图，并且可能未按比例绘制。
请参照图1A至图1B，鳍式场效晶体管(finFET)102A-102B可形成于一基底106上。基底106可为半导体材料，例如但不限于硅。在一些实施例中，基底106包括晶体硅基底(例如，晶圆)。在一些实施例中，基底106包括：(i)元素半导体，例如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷化砷镓、磷化铟镓、砷化镓铟、磷化镓铟砷、砷化铝铟及/或砷化铝镓；或(iv)其组合。此外，可根据设计要求来掺杂基底106(例如，p型基底或n型基底)。在一些实施例中，基底106可掺杂p型掺杂物(例如，硼、铟、铝或镓)或n型掺杂物(例如，磷或砷)。
半导体装置100还包括沿着X轴延伸并穿过鳍式场效晶体管(finFET)102A-102B的鳍部结构108。鳍部结构108可包括鳍部基体部108A及设置于鳍部基体部108A上的鳍部顶部108B。在一些实施例中，鳍部基体部108A可包括与基底106相似的材料。鳍部基体部108A可通过微影图案化及蚀刻基底106来形成。在一些实施例中，鳍部顶部108B可包括堆叠的鳍部部分108B1及108B2。堆叠的鳍部部分108B1及108B2中的每一者可包括半导体层122的堆叠，其可为纳米线。每个半导体层122可形成位于鳍式场效晶体管(finFET)102A-102B的栅极结构112下方的通道区。
在一些实施例中，半导体层122可包括与基底106相似或不同的半导体材料。在一些实施例中，半导体层122中的每一者可包括硅锗(SiGe)，其中Ge的含量在从约25原子百分比至约50原子百分比的范围内而任何剩余原子百分比为Si，或可包括实质上无Ge含量的Si。
半导体层122的半导体材料可未掺杂，或者可在其外延生长工艺期间进行原位掺杂并使用：(i)p型掺杂物，例如硼、铟或镓；及/或(ii)n型掺杂物，例如磷或砷。对于p型原位掺杂，可使用p型掺杂前驱物，例如乙硼烷(B2H6)、三氟化硼(BF3)及/或其他p型掺杂前驱物。对于n型原位掺杂，可使用n型掺杂前驱物，例如磷化氢(PH3)、砷化氢(AsH3)及/或其他n型掺杂前驱物。半导体层122沿Z轴可具有各自的垂直尺寸122t(例如，厚度)，每个垂直尺寸约在6nm至约10nm的范围内。半导体层122的其他尺寸及材料都在本公开的精神及范围内。尽管在图1A至图1B中示出四层半导体层122，半导体装置100可具有任何数量的半导体层122。
请参照图1A至图1B，外延鳍部区110可在不位于栅极结构112下方的鳍部基体部108A的区域上生长。在一些实施例中，外延鳍部区110可具有任何几何形状，例如多边形或圆形。外延鳍部区110可包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料为相同于基底106的材料的材料。在一些实施例中，外延生长的半导体材料包括不同于基底106的材料的材料。外延生长的半导体材料可包括：(i)半导体材料，例如锗或硅；(ii)化合物半导体材料，例如砷化镓及/或砷化铝镓；(iii)半导体合金，例如硅锗及/或磷化砷镓。
请参照图1C，在一些实施例中，外延鳍部区110各自可具有高度110t。在一些实施例中，外延鳍部的高度110t可等于或不同于鳍部顶部108B的垂直尺寸H2。在一些实施例中，外延鳍部的高度110t可约在10nm至约100nm的范围内。外延鳍部区110的其他尺寸都在本公开的精神及范围内。
在一些实施例中，外延鳍部区110可通过(i)化学气相沉积(chemical vapordeposition,CVD)(例如，低压CVD(low pressure CVD,LPCVD)、原子层CVD(atomic layerCVD,ALCVD)、超高真空CVD(ultrahigh vacuum CVD,UHVCVD)、减压CVD(reduced pressureCVD,RPCVD)或任何合适的CVD；(ii)分子束外延(molecular beam epitaxy,MBE)工艺；(iii)任何合适的外延工艺；或(iv)其组合来生长。在一些实施例中，可通过外延沉积/局部蚀刻工艺来生长外延鳍部区110，至少重复一次上述外延沉积/局部蚀刻工艺。这种重复的外延沉积/局部蚀刻工艺也称作循环沉积蚀刻(cyclic deposition-etch,CDE)工艺。
对于PFET的鳍式场效晶体管(finFET)102A-102B或NFET的鳍式场效晶体管(finFET)102A-102B，外延鳍部区110可分别为p型或n型。在一些实施例中，鳍式场效晶体管(finFET)102A及finFET 102B的外延鳍部区110彼此可为相同或相反的掺杂类型。p型外延鳍部区110可包括SiGe，且可在外延生长工艺期间进行p型掺杂物原位掺杂，例如使用硼、铟或镓。对于p型原位掺杂，可使用p型掺杂前驱物，例如但不限于乙硼烷(B2H6)、三氟化硼(BF3)及/或其他p型掺杂前驱物。在一些实施例中，n型外延鳍部区110可包括Si，且可在外延生长工艺期间进行n型掺杂物原位掺杂，例如使用磷或砷。对于n型原位掺杂，可使用n型掺杂前驱物，例如但不限于磷化氢(PH3)、砷化氢(AsH3)及/或其他n型掺杂前驱物。
请参照图1B，外延鳍部区110可形成鳍式场效晶体管(finFET)102A-102B的源极/漏极(S/D)区。堆叠的鳍部部分108B1及108B2的半导体层122中的每个通道区域可夹设于一对源极/漏极(S/D)区之间。尽管示出的鳍式场效晶体管(finFET)102A-102B具有堆叠的鳍部部分108B1及108B2的鳍部结构108位于鳍部基体部108A上，然而鳍式场效晶体管(finFET)102A及/或102B的其他鳍部结构(例如，自基底106蚀刻或外延生长于基底106上的单层鳍部结构)都在本公开的精神及范围内。
在一些实施例中，鳍部基体部108A及鳍部顶部108B可沿Z轴具有各自的垂直尺寸H1及H2(例如，高度)，各自的范围约在40nm至60nm。垂直尺寸H1及H2可彼此相等或不同，并且可具有使得H1及H2的总和(即，鳍部结构108的总高度HT)约在80nm至约120nm的范围内的值。在一些实施例中，鳍部结构108可沿X轴具有水平尺寸L1(例如，长度)，约在100nm至约1μm范围内。鳍部结构108的水平尺寸L1可至少为100nm，以防止鳍部结构108内应变松弛，因而防止形成于栅极结构112下方的半导体层122内的通道区域应变松弛。鳍部结构108的其他尺寸及材料都在本公开的精神及范围内。
在一些实施例中，鳍式场效晶体管(finFET)102A-102B可进一步包括栅极结构112及间隙壁114。
请参照图1A至图1E，栅极结构112可为多层结构，并且可围绕于堆叠的鳍部部分108B1及108B2周围。在一些实施例中，栅极结构112的一者或栅极结构112的一者的一或多层可包围堆叠的鳍部部分108B1及108B2的每个半导体层122，栅极结构112也可称作“环绕式栅极(GAA)结构”或“水平环绕式栅极结构”，而鳍式场效晶体管(finFET)102A-102B也可称作“GAA FET”或“GAA finFET”。
每个栅极结构112可包括设置于半导体层122上的栅极介电层112A(其具有负电容(NC)材料，也称作负电容(NC)栅极介电层112A)及栅极电极112B(其设置在负电容(NC)栅极介电层112A上)。如图1E所示，负电容(NC)栅极介电层112A可围绕于每个半导体层122周围，因而使半导体层122彼此电性隔离且与导电栅极电极112B电性隔离，以防止在鳍式场效晶体管(finFET)102A-102B的操作期间栅极结构112及源极/漏极(S/D)区之间发生短路。
请参照图1D，每个负电容(NC)栅极介电层112A可具有约在2nm至约3nm范围内的厚度112t。在一些实施例中，负电容(NC)栅极介电层112A可包括具有铁电性质的介电材料，例如氧化(HfO2)、氧化铪铝(HfAlO)、硅酸铪(HfSiO)、铪氧化锆(HfZrO)或相似物。可使用溅射、PVD、CVD或其他合适的工艺来形成负电容(NC)栅极介电层112A。尽管负电容(NC)栅极介电层112A的一些负电容(NC)材料包括相同于高k值介电材料的原子元素，然而负电容(NC)栅极介电层112A可具有不同于高k值介电材料的性质。举例来说，负电容(NC)栅极介电层112A的负电容(NC)材料的电阻率比具有相同类型的原子元素的高k值介电材料的电阻率低。
另外，负电容(NC)栅极介电层112A的介电材料的负电容特性可能受到各种因素的影响，这些因素包括但不限于介电材料的原子元素、原子元素的原子百分比及/或介电材料的晶体结构相。晶相也可受到用于形成负电容(NC)栅极介电层112A的沉积工艺条件及后处理条件的影响。因此，具有与负电容(NC)栅极介电层112A的介电材料相同的原子元素及/或原子元素的原子百分数相同的介电材料可能不表现出负电容特性，因此，许多不被认为是负电容(NC)材料。
在一些实施例中，负电容(NC)栅极介电层112A可包括斜方晶相的高k值或低k值介电材料(例如，斜方晶相的高k值HfO2)及/或经受一或多种处理方法(例如掺杂、加应力及/或热退火)的高k值或低k值介电材料。在一些实施例中，负电容(NC)栅极介电层112A可包括稳定的斜方晶相负电容(NC)介电材料通过用金属(例如，铝(Al)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)，锗(Ge)、镧(La)、钪(Sc)、硅(Si)、锶(Sr)、锡(Sn)、钇(Y)、锆(Zr)及/或其组合进行掺杂及/或热退火的HfO2形成。用于负电容(NC)栅极介电层112A的负电容材料的其他材料及形成方法都在本公开的精神及范围内。
在一些实施例中，负电容(NC)栅极介电层112A可包括通过用(i)约2至约15原子百分比的Al；(ii)约2至约26原子百分比的Ge；(iii)约2至约25原子百分比的La；(iv)约2约24原子百分比的Si；(v)约2至约30原子百分比的Sr；(vi)约1至约40原子百分比的Y；及/或(vii)约3至约60原子百分比的Zr来掺杂HfO2而形成。热退火温度约在700℃至约1000℃的范围内。可在掺杂HfO2之后进行热退火，以形成用于负电容(NC)栅极介电层112A的负电容介电材料。在一些实施例中，热退火温度可约在700℃至约900℃的范围内(例如，约850℃)。用于负电容(NC)栅极介电层112A的负电容材料的其他材料及形成方法都在本公开的精神及范围内。
在一些实施例中，除了负电容(NC)材料层之外，负电容(NC)栅极介电层112A可包括单层或绝缘材料层的堆叠。在一些实施例中，负电容(NC)栅极介电层112A可包括(i)通过CVD、原子层沉积(atomic layer deposition,ALD)、物理气相沉积(physical vapordeposition,PVD)、电子束蒸镀或其他合适工艺形成的氧化硅、氮化硅及/或氮氧化硅层；(ii)高k值介电材料，例如HfO2、氧化钛(TiO2)、氧化钽(Ta2O3)、HfSiO4、氧化锆(ZrO2)、硅酸锆(ZrSiO2)；(iii)高k值介电材料，其具有锂(Li)、铍(Be)、镁(Mg)、Ca、Sr、Sc、Y、Zr、Al、La、Ce、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、Gd、铽(Tb)、Dy、钬(Ho)、Er、铥(Tm)、镱(Yb)或镏(Lu)的氧化物；或(iv)其组合。高k值介电层可通过ALD及/或其他合适的方法形成。负电容(NC)栅极介电层112A的负电容材料的其他材料及形成方法都在本公开的精神及范围内。
鳍式场效晶体管(finFET)102A-102B的负电容(NC)栅极介电层112A可通过内电压放大机制来减小亚阈值摆幅，进而缩小鳍式场效晶体管(finFET)102A-102B的供电电压并降低功耗。栅极介电层112A的负电容效应可克服电压操作的下限，并实现更快的操作以及鳍式场效晶体管(finFET)102A-102B的较低切换能量。
在一些实施例中，每个栅极电极112B可包括栅极阻障层(未示出)、栅极功函数层130及栅极金属填充层132。如图1E所示，堆叠的鳍部部分108B1及108B2的每个半导体层122可被栅极阻障层的一者及栅极功函数层130的一者包围。根据相邻半导体层122之间的间隔及栅极结构112的膜层厚度，半导体层122被填充于相邻半导体层122之间空间的一或多层栅极电极112B围绕。尽管图1E示出栅极金属填充层132局部围绕于半导体层122周围，然而根据一些实施例，栅极金属填充层132也可围绕于半导体层122周围，以填充相邻半导体层122之间的空间(未示出)。
在一些实施例中，栅极阻障层可用作后续形成栅极功函数层130的成核层及/或可帮助防止金属(例如，Al)自栅极功函数层130实质扩散至下方膜层(例如，负电容(NC)栅极介电层112A或氧化物层)。每个栅极阻挡层可包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其他合适的扩散阻障材料，并且可通过ALD、PVD、CVD或其他合适的金属沉积工艺形成。在一些实施例中，栅极阻障层可包括实质上无氟的金属或含金属膜层，并且可使用一或多种非氟类的前驱物通过ALD或CVD形成。实质上无氟的金属或含金属膜层可包括原子百分比小于5的离子、原子及/或分子形式的氟污染物。在一些实施例中，每个栅极阻障层的厚度可约在1nm至约10nm的范围内。栅极阻障层的其他材料、形成方法及厚度都在本公开的精神及范围内。
每个栅极功函数层130可包括单一金属层或金属层的堆叠。金属层的堆叠可包括功函数值彼此相等或不同的金属。在一些实施例中，每个栅极功函数层130可包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、氮化钽碳(TaCN)、钛铝(TiAl)、氮化铝钛(TiAlN)、钨氮化物(WN)、金属合金及/或其组合。在一些实施例中，每个栅极功函数层130可包括Al掺杂的金属，例如Al掺杂的Ti、Al掺杂的TiN、Al掺杂的Ta或Al掺杂的TaN。可使用诸如ALD、CVD、PVD、电镀或其组合的适当工艺来形成栅极功函数层130。在一些实施例中，每个栅极功函数层130的厚度可约在2nm至约15nm的范围内。用于栅极功函数层130的其他材料、形成方法及厚度都在本公开的精神及范围内。
每个栅极金属填充层132可包括单一金属层或金属层的堆叠。金属层的堆叠可包括彼此不同的金属。在一些实施例中，每个栅极金属填充层132可包括合适的导电材料，例如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、氮化钽碳(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金及/或其组合。栅极金属填充层132可通过ALD、PVD、CVD或其他合适的沉积工艺形成。用于栅极金属填充层132的其他材料及形成方法都在本公开的精神及范围内。尽管示出的鳍式场效晶体管(finFET)102A-102B的栅极结构112相似，然而鳍式场效晶体管(finFET)102A-102B的栅极结构可具有彼此不同的材料及/或电特性(例如，阈值电压、功函数值)。再者，尽管示出的栅极结构112为具有水平式GAA结构，然而其他栅极结构(例如，垂直式GAA结构或不具有GAA结构的栅极结构)都在本公开的精神及范围内。
请参照图1A至图1B，根据一些实施例，间隙壁114(也称作非负电容(NC)材料类的介电层114)可形成栅极结构112的侧壁，且与部分的负电容(NC)栅极介电层112A物理接触。间隙壁114可包括绝缘材料，例如氧化硅、氮化硅、低k值材料或其组合。间隙壁114可包括单层或绝缘层的堆叠。间隙壁114可具有介电常数小于约3.9(例如，约3.5、约3.0或约2.8)的低k值材料。在一些实施例中，间隙壁114可包括由硅、氧、碳及/或氮组成的材料。用于间隙壁114的材料中的硅、氧、碳及氮的浓度可取决于用于间隙壁114的所需的介电常数。材料中变化硅、氧、碳及氮的浓度可改变间隙壁114所需的介电常数。在一些实施例中，每个间隙壁114可包括碳氧氮化硅(SiOCN)层、碳氮化硅(SiCN)层、碳氧化硅(SiOC)层或其组合。在一些实施例中，每个间隙壁114可包括SiOCN层的堆叠，设置于一SiOC层上，而SiOC层设置于一SiOCN层上。
在一些实施例中，SiOCN层可包括约25至约35原子百分比的硅浓度、约30至约50原子百分比的氧浓度、约1至约15原子百分比的碳浓度以及约8至约25原子百分比的氮浓度。
在一些实施例中，SiCN层可包括约35至约40原子百分比的硅浓度、约5至约10原子百分比的碳浓度以及约40至约50原子百分比的氮浓度。
在一些实施例中，每个间隙壁114可具有厚度St，约在5nm至约12nm的范围。用于间隙壁114的其他材料及尺寸都在本公开的精神及范围内。
请参照图1C至图1D，根据一些实施例，可形成内部间隙壁结构121(也称作第一负电容(NC)间隙壁结构121)于外延鳍部区110与部分的栅极结构112的之间的鳍部区119(其位于相邻半导体层122之间)处。每个内部间隙壁结构121可包括负电容(NC)材料类的介电层123(也称作负电容(NC)介电层123)、非负电容(NC)材料类的介电层127(也称作非负电容(NC)介电层127)及/或空气间隙129。负电容(NC)介电层123及外延鳍部区110可包围非负电容(NC)介电层127及空气间隙129。负电容(NC)介电层123可具有与负电容(NC)栅极介电层112A相似的负电容材料，或者具有不同于上述负电容材料的负电容材料。
非负电容(NC)介电层127可具有介电常数小于约3.9(例如，约3.5、约3.0或约2.8)的低k值材料，或者具有介电常数在约4至约7的高k值材料。在一些实施例中，负电容(NC)介电层123及非负电容(NC)介电层127可具有彼此相等或不同的介电常数。非负电容(NC)介电层127可包括单层或介电层的堆叠。在一些实施例中，非负电容(NC)介电层127可包括由硅、氧、碳及/或氮组成的非负电容介电材料。用于非负电容(NC)介电层127的非负电容介电材料中硅、氧、碳及氮的浓度可取决于用于非负电容(NC)介电层127的所需介电常数。非负电容介电材料中硅、氧、碳及氮的浓度变化可改变非负电容(NC)介电层127的所需介电常数。非负电容介电材料可包括SiOC、SiCN、SiOCN、SiN、氧化硅(SiOx)、氧氮化硅(SiOyN)及/或其组合，且通过ALD、流动式CVD(flowable CVD,FCVD)或其他合适的方法沉积。在一些实施例中，非负电容(NC)介电层127可包括SiN，其使用ALD在约450℃至约570℃的温度范围形成。
在一些实施例中，非负电容介电材料可包括SiOCN层，其可具有高于碳浓度的硅浓度。举例来说，硅浓度可比碳浓度高约2至10倍，并且硅浓度可在约25至约35原子百分比的范围，而碳浓度可在约5至约15原子百分比的范围。在一些实施例中，非负电容介电材料可包括SiOC层，其可具有高于碳浓度的硅浓度。举例来说，硅浓度可比碳浓度高约2至5倍，并且硅浓度可在约25至约30原子百分比的范围，而碳浓度可在约8至约10原子百分比的范围。
在一些实施例中，非负电容介电材料可包括SiCN层，其可具有高于碳浓度的硅浓度。举例来说，硅浓度可比碳浓度高约15至20倍，并且硅浓度可在约30至约40原子百分比的范围，而碳浓度可在约1至约4原子百分比的范围。在一些实施例中，非负电容介电材料可包括比非负电容介电材料中的其他元素高至少约1.2至2倍的氧浓度。
气隙129可充满空气，且介电常数可约为1。在一些实施例中，内部间隙壁结构121可不具有气隙129。在一些实施例中，负电容(NC)介电层123可具有沿着X轴或Z轴的尺寸123t(例如，厚度)，且在约2nm至约3nm的范围。非负电容(NC)介电层127可具有沿着X轴的尺寸127t(例如，厚度)，且在约3nm至约6nm的范围。气隙129可具有沿着X轴的尺寸129t(例如，厚度)，且在约2nm至约3nm的范围。每个内部间隙壁结构121的介电常数可通过改变厚度123t、127t及/或129t来调整。在一些实施例中，厚度127t及129t之间的比率可在约1至约4的范围，且厚度127t及123t之间的比率可在约1至约4的范围。用于内部间隙壁结构121的其他材料及尺寸都在本公开的精神及范围内。
非负电容(NC)介电层127及气隙129可降低finFET 102-102B的寄生电容。负电容(NC)介电层123可在具更高的介电常数且不增加漏电流的情况下进一步降低寄生电容。
请参照图1A至图1E，半导体装置100还包括蚀刻停止层(etch stop layer,ESL)(未示出)，内层介电(interlayer dielectric,ILD)层118及浅沟槽隔离(shallow trenchisolation,STI)区138。蚀刻停止层(ESL)可配置为保护栅极结构112及/或外延鳍部区110。举例来说，可在内层介电(ILD)层118及/或源极/漏极(S/D)接触结构(未示出于图1A至图1E；示出于图14C)的形成期间提供这种保护。蚀刻停止层(ESL)可设置于间隙壁114的侧壁上。在一些实施例中，蚀刻停止层(ESL)可包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、氮化硅硼(SiBN)、氮化硅碳硼(SiCBN)或其组合。在一些实施例中，蚀刻停止层(ESL)可包括通过低压化学气相沉积(lowpressure chemical vapor deposition,LPCVD)、等离子体增强化学气相沉积(plasmaenhanced chemical vapor deposition,PECVD)、化学气相沉积(chemical vapordeposition,CVD)形成的氮化硅或氧化硅，或通过高深宽比工艺(high-aspect-ratioprocess,HARP)形成的氧化硅。在一些实施例中，蚀刻停止层(ESL)可具有在约3nm至约30nm范围的厚度。用于蚀刻停止层(ESL)的其他材料、形成方法及厚度都在本公开的精神及范围内。
内层介电(ILD)层118可设置于蚀刻停止层(ESL)上，并且可包括使用适合于可流动介电材料的沉积方法沉积的介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅或可流动碳氧化硅)。举例来说，可使用流动式CVD(flowable CVD,FCVD)来沉积可流动氧化硅。在一些实施例中，介电材料为氧化硅。在一些实施例中，内层介电(ILD)层118可具有在约50nm至约200nm范围的厚度118t。用于内层介电(ILD)层118的其他材料、厚度及形成方法都在本公开的精神及范围内。
浅沟槽隔离(STI)区138可配置为于基底106上具有鳍部结构108的鳍式场效晶体管(finFET)102A-102B与具有不同鳍部结构的相邻finFET(未示出)之间提供电性隔离及/或于整合或设置于基底106上的相邻的主动及被动元件(无源元件)(未示出)之间提供电性隔离。在一些实施例中，浅沟槽隔离(STI)区138可包括第一及第二保护衬层138A-138B以及设置于第二保护衬层138B上的绝缘层138C。在一些实施例中，绝缘层138C可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低k值介电材料及/或其他合适的绝缘材料。在一些实施例中，浅沟槽隔离(STI)区138沿Z轴具有垂直尺寸138H(例如，高度)，其在约40nm至约60nm范围。在一些实施例中，垂直尺寸138H可为鳍部结构108的总高度HT的一半。
基于本文的公开内容，可理解到半导体装置100及其元件(例如，鳍部结构108、栅极结构112、外延鳍部区110、间隙壁114、内部间隙壁结构121及/或浅沟槽隔离(STI)区138)的剖面外型是供说明之用而非局限于此。
图2是根据一些实施例的用于制造半导体装置100的示例性方法200的流程图。为了说明性目的，将参照用于制造如图3A至图14A、图3B至图14B、图3C至图14C及图5D至图6D所示的半导体装置100的示例性制造工艺来说明方法200所示的操作步骤。图3A至图6A是示出根据一些实施例的半导体装置100的制造于各个阶段的等角视图。图3B至图6B、图3C至图6C及图5D至图6D示出根据一些实施例的分别沿图3A至图6A各个结构的B-B线、C-C线及D-D线的剖面示意图。图7A至图14A、图14B及图14C是示出根据一些实施例的沿半导体装置100的X轴的制造的各个阶段，以及在进一步处理之后沿图6A的结构的B-B线的剖面示意图。图7B至图13B是分别示出根据一些实施例的图7A至图13A的各个结构的放大图。图7C至图13C是分别示出根据一些实施例的沿图7A至图13A的各个结构的C-C线剖面示意图。根据特定的应用，可按照不同的顺序进行操作或不进行操作。需注意的是方法200可能未形成完整的半导体装置100。因此，可理解的是可在方法200之前、期间及之后可提供额外的工艺，且本文实施例仅简要叙述一些其他工艺。图3A至图14A、图3B至图14B、图3C至图14C及图5D至图6D中部件与图1A至图1E中部件具有相同的标号，已叙述于上。
在操作步骤205中，形成鳍部结构于基底上。举例来说，具有鳍部基体部108A及鳍部顶部108B的鳍部结构108可形成于基底106上，如图3A至图3C所述。鳍部结构108的制作可包括在基底106上形成鳍部基体部108A及鳍部顶部108B*，如图3A至图3C、图2所示。以下所述的鳍部顶部108B*的后续工艺可形成鳍部顶部108B，如图11A、图1E所述。
鳍部顶部108B*可包括交替配置堆叠的第一半导体层320及第二半导体层122。第一半导体层320及第二半导体层122中的每一者可在其下方膜层上外延生长，且可包括彼此不同的半导体材料。在一些实施例中，第一半导体层320及第二半导体层122可包括与基底106相似或不同的半导体材料。在一些实施例中，第一半导体层320及第二半导体层122可包括氧化速率及/或蚀刻选择比不同于彼此的半导体材料。在一些实施例中，第一半导体层320及第二半导体层122中的每一者可包括硅锗(SiGe)，Ge含量在约25至约50原子百分比的范围，任何剩余原子百分比为Si，或者可包括Si而没有任何实质上的Ge含量。
在第一半导体层320及/或第二半导体层122的外延生长过程中可不进行掺杂或进行原位掺杂，并使用(i)p型掺杂物(例如，硼、铟或镓)及/或(ii)n型掺杂物，例如磷或砷。对于p型原位掺杂，可使用p型掺杂前驱物，例如乙硼烷(B2H6)、三氟化硼(BF3)及/或其他p型掺杂前驱物。对于n型原位掺杂，可使用n型掺杂前驱物，例如磷化氢(PH3)、砷化氢(AsH3)及/或其他n型掺杂前驱物。第一半导体层320及第二半导体层122可各自具有沿Z轴的垂直尺寸320t及122t(例如，厚度)，每个垂直尺寸在约6nm至约10nm的范围。垂直尺寸320t及122t可彼此相等或不同。尽管在图3A至图3C中是示出四层的第一及第二半导体层320及122，然而半导体装置100可具有任何数量的第一及第二半导体层320及122。
鳍部基体部108A及鳍部顶部108B*的制作可包括形成用于第一半导体层320及第二半导体层122的材料堆叠于基底106上，以及通过形成于材料堆叠上图案化的硬式罩幕层340及342来蚀刻部分的基底106。在一些实施例中，硬式罩幕层340可包括使用热氧化工艺形成的氧化硅薄膜。在一些实施例中，硬式罩幕层342可为使用低压化学气相沉积(lowpressure chemical vapor deposition,LPCVD)或等离子体增强化学气相沉积(plasmaenhanced chemical vapor deposition,PECVD)形成的氮化硅。材料堆叠的蚀刻可包括干蚀刻工艺、湿蚀刻工艺或其组合。干蚀刻工艺可包括使用具有含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如HBr及/或CHBr3)、含碘气体、其他合适的蚀刻气体及/或等离子体或其组合。湿蚀刻工艺可包括在稀释氢氟酸(diluted hydrofluoric acid,DHF)、氢氧化钾(KOH)溶液、氨水、含有氢氟酸(HF)、硝酸(HNO3)、醋酸(CH3COOH)的溶液或其组合中进行蚀刻。
在一些实施例中，鳍部基体部108A及鳍部顶部108B*可各自具有沿Z轴的垂直尺寸H1及H2(例如，高度)，各自在约40nm至约60nm的范围。垂直尺寸H1及H2可彼此相等或不同，并且可使得垂直尺寸H1及H2的总和(即，鳍部结构108的总高度HT)具有在约80nm至约120nm范围的值。在一些实施例中，鳍部结构108可具有沿X轴在约100nm至约1μm范围的水平尺寸L1(例如，长度)。在一些实施例中，鳍部结构108可具有沿YZ平面的锥形剖面，其中鳍部基体部108A的沿Y轴的水平尺寸W1(例如，宽度)大于鳍部顶部108B的沿Y轴的水平尺寸W2。水平尺寸W1及W2可在约6nm至约20nm的范围。
请参照图2，在操作步骤210中，形成浅沟槽隔离(STI)区于基底上。举例来说，请参照图4A至图4C，可形成具有第一保护衬层138A及第二保护衬层138B以及绝缘层138C的浅沟槽隔离(STI)区138于基底106上。浅沟槽隔离(STI)区138的制作可包括(i)沉积氮化物材料层(未示出)用于图3A结构上的第一保护衬层138A；(ii)沉积用于第二保护衬层138B的氧化物材料层(未示出)于氮化物材料层上；(iii)沉积用于绝缘层138C的绝缘材料层于氧化物材料层上；(iv)对绝缘层138C的绝缘材料层进行退火；(v)对氮化物材料层、氧化物材料层以及绝缘材料的退火层进行化学机械研磨(chemical mechanical polishing,CMP)；以及(vi)回蚀刻研磨结构，以形成图4A的结构。
氮化物材料层及氧化物材料层可使用合适方法来沉积，例如ALD或CVD。这些氧化物材料层及氮化物材料层可防止对用于绝缘层138C的绝缘材料层进行沉积及退火期间发生鳍部顶部108B*的侧壁氧化。
在一些实施例中，用于绝缘层138C的绝缘材料层可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)或低k值介电材料。在一些实施例中，绝缘材料层的沉可使用CVD工艺、高密度等离子体(high-density-plasma,HDP)CVD工艺，并使用硅烷(SiH4)及氧气(O2)作为反应前驱物。在一些实施例中，可使用次常压CVD(sub-atmospheric CVD,SACVD)工艺或高深宽比工艺(high aspect-ratio process,HARP)形成绝缘材料层，其中工艺气体可包括四乙氧基硅烷(tetraethoxysilane,TEOS)及/或臭氧(O3)。
在一些实施例中，可通过使用流动式CVD(flowable CVD,FCVD)工艺沉积可流动的氧化硅来形成绝缘材料层。在流动式CVD(FCVD)工艺之后可进行湿式退火工艺。湿式退火工艺可包括在约200℃至约700℃的温度下的蒸汽中对绝缘材料的沉积层进行退火约30分钟至约120分钟。在湿式退火工艺之后，可进行化学机械研磨(CMP)工艺，以去除图案化的硬式罩幕层340及343以及用于第一保护衬层138A、第二保护衬层138B以及绝缘层138C的部分的氮化物材料层、氧化物材料层及绝缘材料层，使得氮化物材料层、氧化物材料层及绝缘材料层的上表面与鳍部结构108的绝缘材料(图4A至图4C)的上表面108s实质上为共平面。在进行化学机械研磨(CMP)工艺之后可进行蚀刻工艺，以回蚀刻氮化物材料层、氧化物材料层及绝缘材料层而形成图4A的结构。
可通过干蚀刻工艺、湿蚀刻工艺或其组合来进行氮化物材料层、氧化物材料层及绝缘材料层的回蚀刻。在一些实施例中，干蚀刻工艺可包括使用具有八氟环丁烷(C4F8)、氩气(Ar)、氧气(O2)及氦气(He)；氟仿(CHF3)及氦气；四氟化碳(CF4)、二氟甲烷(CH2F2)、氯(Cl2)及O2；溴化氢(HBr)、O2及He或其组合的气体混合物进行等离子体干蚀刻。压力在约1mTorr至约5mTorr的范围。在一些实施例中，湿蚀刻工艺可包括使用稀释氢氟酸(dilutedhydrofluoric acid,DHF)处理、过氧化铵混合物(ammonium peroxide mixture,APM)、过氧化硫混合物(sulfuric peroxide mixture,SPM)、热去离子(deionized,DI)水或其组合。在一些实施例中，湿蚀刻工艺可包括使用作为蚀刻剂的氨气(NH3)及氢氟酸(HF)、惰性气体(例如，氩气(Ar)、氙气(Xe)、氦气(He)或其组合)。在一些实施例中，在湿蚀刻工艺中使用的HF及NH3的流速可分别在约10sccm至约100sccm的范围。在一些实施例中，湿蚀刻工艺可在约5mTorr至约100mTorr的压力及约50℃至约120℃的高温下进行。
在一些实施例中，第一保护衬层138A及第二保护衬层138B各自可具有在约1nm至约2nm范围的厚度138At及138Bt。在一些实施例中，浅沟槽隔离(STI)区138可具有沿Z轴在约40nm至约60nm范围的垂直尺寸138H(例如，高度)。在一些实施例中，垂直尺寸138H可为鳍部结构108的总高度HT的一半。用于浅沟槽隔离(STI)区138的其他材料、形成方法及尺寸都在本公开的精神及范围内。
请参照图2，在操作步骤215中，形成保护氧化层于鳍部结构上，且形成多晶硅结构于保护氧化层上。举例来说，请参照图5A至图5D，可形成保护氧化层134*于鳍部结构108及浅沟槽隔离(STI)区138上，且可形成多晶硅结构112A*-112B*于保护氧化层134*上。保护氧化层134*的制作可包括在图4A的结构上毯覆式沉积氧化物材料层，然后进行高温退火工艺。保护氧化层134*可包括适当的氧化物材料(例如，氧化硅)，且可使用适当的沉积工艺来进行毯覆式沉积，例如CVD、ALD、等离子体增强ALD(plasma enhanced ALD,PEALD)、物理气相沉积(physical vapor deposition,PVD)或电子束蒸镀。在一些实施例中，可使用PEALD在约400W至约500W的能量及约300℃至约500℃的温度下沉积氧化物材料层。氧化物材料层的沉积可在氧气流下于约800℃至约1050℃的温度下进行干式退火工艺。氧气前驱物浓度可在总气体流速的约0.5％至约5％的范围。在一些实施例中，退火工艺可为快闪工艺，其中退火时间可在约0.5s至约5s之间。
在一些实施例中，保护氧化层134*可具有沿Z轴的垂直尺寸134t*(例如，鳍部结构108的上表面上方的厚度)及沿Y轴的水平尺寸134s*(例如，鳍部顶部108B侧壁上的厚度)，每一尺寸在约1nm至约3nm的范围。在一些实施例中，垂直尺寸134t*可等于或大于水平尺寸134s*。用于保护氧化层134*的其他氧化物材料、形成方法及厚度都在本公开的精神及范围内。保护氧化层134*的存在，容许位于相邻的多晶硅结构112A*-112B*之间自图5A所示的高深宽比空间646(例如，深宽比大于1：15、1：18或1:20)蚀刻多晶硅，且在多晶硅结构112A*-112B*的制造期间实质上未蚀刻及/或损坏鳍部结构108。
在一些实施例中，当鳍式场效晶体管(finFET)102A-102B用作形成于集成电路的核心区域(也可称作“逻辑区域”或“存储器区域”)的核心电路(也称作“逻辑电路”或“存储器电路”)中的非输入/输出(非I/O)装置时，可在后续的栅极取代工艺中去除保护氧化层134*。在一些实施例中，非I/O装置可为没有配置成直接处理输入/输出电压/电流的核心装置、逻辑装置及/或存储器装置。在一些实施例中，非I/O装置包括逻辑门，例如NAND、NOR、反向器(INVERTER)或其组合。在一些实施例中，非I/O装置包括存储器装置，诸如静态随机存取存储器(static random-access memory,SRAM)装置。在一些实施例中，当将鳍式场效晶体管(finFET)102A-102B用作形成于集成电路(IC)的周边区域(也称作“I/O区域”或“高压区域”)内的周边电路(例如，IO电路)的I/O装置时，可不去除保护氧化层134*，且可形成栅极结构112的一部分的栅极介电层的。I/O装置可配置为处理IC的输入/输出电压/电流，并可承受比非I/O装置更大的电压或电流摆幅。
在形成保护氧化层134*之后，可形成如图5A图5D所示的多晶硅结构112A*-112B*。在后续的工艺期间，如图1A所示，可在栅极取代工艺中替换多晶硅结构112A*-112B*，以分别形成鳍式场效晶体管(finFET)102A及102B的栅极结构112。在一些实施例中，多晶硅结构112A*-112B*的制作可包括毯覆式沉积多晶硅材料层于沉积的保护氧化层134*上，以及通过形成于多晶硅材料层上的图案化的硬式罩幕层644(示出于图5A图5D)来蚀刻多晶硅材料层。在一些实施例中，可不掺杂多晶硅材料，且硬式罩幕层644可包括氧化层及/或氮化层。可使用热氧化工艺来形成氧化层，并且可通过LPCVD或PECVD来形成氮化层。硬式罩幕层644可保护多晶硅结构112A*-112B*免受后续工艺步骤的影响(例如，在形成间隙壁114、外延鳍部区110及/或内层介电(ILD)层118期间)。
多晶硅材料层的毯覆式沉积可包括CVD、PVD、ALD或其他合适的沉积工艺。在一些实施例中，对多晶硅材料的沉积层的蚀刻可包括干蚀刻、湿法蚀刻或其组合。在一些实施例中，蚀刻多晶硅材料的沉积层以形成多晶硅结构112A*-112B*可包括四个蚀刻步骤。第一多晶硅蚀刻步骤可包括使用具有溴化氢(HBr)、氧(O2)、氟仿(CHF3)及氯(Cl2)的气体混合物。第二多晶硅蚀刻步骤可包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2及氮(N2)的气体混合物。第三多晶硅蚀刻步骤可包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2、N2及氩气(Ar)的气体混合物。第四多晶硅蚀刻步骤可包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2及N2的气体混合物。第一多晶硅蚀刻步骤可具有比第二、第三及/或第四多晶硅蚀刻步骤更高的多晶硅蚀刻速率。第一多晶硅蚀刻步骤用于蚀刻位于鳍部结构108上方的多晶硅材料的毯覆式沉积层的不需要部分。第二、第三及第四多晶硅蚀刻步骤用于在高温下蚀刻位于高深宽比空间646内的多晶硅材料的毯覆式沉积层的不需要部分。
在一些实施例中，多晶硅结构112A*-112B*沿Z轴的垂直尺寸GH可在约100nm至约150nm的范围。在一些实施例中，多晶硅结构112A*-112B*沿着X轴的水平尺寸GL可在约3nm至约30nm的范围。多晶硅结构112A*-112B*可具有高深宽比，其等于或大于约9，其中深宽比为垂直尺寸GH与水平尺寸GL的比率。在一些实施例中，相邻的多晶硅结构112A*-112B*之间沿着X轴(例如，间隔)的水平尺寸648可在约40nm至约90nm的范围。水平尺寸648的值及水平尺寸GL的值的总和称作“一接触多晶硅间距(one contacted poly pitch,1CPP)”。在一些实施例中，鳍部结构沿X轴的水平尺寸L1可为至少3CPP，以防止鳍部结构108中的应变松弛，因而防止栅极结构112下方的第二半导体层122的堆叠鳍部内形成的通道区发生应变松弛，如上所述。
请参照图2，在操作步骤220中，形成间隙壁于多晶硅结构的侧壁上。举例来说，请参照图6A至图6D，可形成间隙壁114于多晶硅结构112A*-112B*的侧壁上。间隙壁114的制作可包括通过CVD、PVD或ALD工艺在图5A的结构上毯覆式沉积一层绝缘材料(例如，氧化物、氮化物及/或碳氧氮化硅材料)，接着进行微影及蚀刻工艺(例如，使用氯或氟基蚀刻剂的反应离子蚀刻或其他干蚀刻工艺)。根据一些实施例，每个间隙壁114可具有沿X轴的水平尺寸St(例如，厚度)，在约5nm至约12nm范围。形成间隙壁114之后可通过蚀刻未被多晶硅结构112A*-112B*及间隙壁114覆盖的区域的保护氧化层134*，而在多晶硅结构112A*-112B*下方形成氧化层134(示出于图6A至图6D)。蚀刻工艺可包括使用稀释HF的湿蚀刻工艺。
请参照图2，在操作步骤225中，形成第一负电容间隙壁结构于鳍部结构中。举例来说，图6A至图11C是示出位于鳍部结构108内的第一负电容(NC)间隙壁结构121(也称作内部间隙壁结构121)的制作。第一负电容(NC)结构121的制作可包括(i)垂直回蚀刻未位于间隙壁114及多晶硅结构112A*-112B*下方一部分的鳍部顶部108B*；(ii)形成负电容(NC)介电层123；(iii)形成非负电容(NC)介电层127；及(iv)形成气隙129。
请参照图6A至图6C，垂直回蚀刻未位于间隙壁114及多晶硅结构112A*-112B*下方一部分的鳍部顶部108B*可包括偏压蚀刻工艺，以回蚀刻鳍部顶部108B*的这些部分。可在约1mTorr至约1000mTorr的压力范围、约50W至约1000W的功率范围、约20V至约500V的偏压范围、在约40℃至约60℃的温度范围，以及使用HBr及/或Cl2作为蚀刻气体来进行偏压蚀刻工艺。在偏压蚀刻工艺期间，硬式罩幕层644及间隙壁114可保护多晶硅结构112A*-112B*不受到蚀刻。
垂直回蚀刻一部分的鳍部顶部108B*之后，横向回蚀刻位于多晶硅结构112A*-112B*及间隙壁114下方一部分的第一半导体层320，以形成凹槽区720，如图7A至图7B所示。可通过干蚀刻工艺、湿蚀刻工艺或其组合来进行横向回蚀刻。蚀刻工艺可包括多个蚀刻及净化(purging)工艺循环周期，例如约3至约20个蚀刻及净化工艺循环周期。每个循环周期中的蚀刻工艺可包括使用具有氟化氢(HF)、三氟化氮(NF3)、氟基气体及氯基气体的气体混合物。HF及NF3气体混合物与氟基气体的气体比可在约2至约30的范围。HF及NF3气体混合物与氯基气体的气体比可在约2至40的范围。每个循环周期中的净化工艺可包括使用具有HF及氮气(N2)的气体混合物。净化工艺中的HF可去除副产物及/或清洗蚀刻部分的表面，以进行后续循环周期。在每个循环周期中，净化工艺可比蚀刻工艺更长。
每个凹槽区720可各自具有沿X轴的尺寸119d(例如，深度)，在约6nm至约12nm的范围。凹槽区720可比间隙壁114面向多晶硅结构112A*-112B*的一侧延伸更深，如图7A至图7B所示。尺寸119d可大于间隙壁114的厚度St约0.5nm至约2nm的范围。在一些实施例中，凹槽区720的端部与间隙壁114邻近多晶硅栅极(多晶硅结构)112B*的侧面之间的横向距离119e可在约0.5nm至约2nm的范围内。尺寸119d与厚度St之间的比率可在约1.1至大约1.5的范围，以确保119d大于St。凹槽区720比间隙壁114蚀刻深过一个横向距离119e，可在以下所述的后续栅极取代工艺期间去除第一半导体层320时，防止间隙壁114下方的第一半导体层320的任何余留部分。用于形成凹槽区720的其他蚀刻方法及凹槽区720的尺寸都在本公开的精神及范围内。
形成凹槽区720之后可涂覆界面层(未示出)以及毯覆式沉积负电容(NC)介电材料层123*于凹槽区720内，如图7A至图7C所示。在后续工艺中，负电容(NC)介电材料层123*可形成负电容(NC)介电层123，请参照图1A至图1E所述。在一些实施例中，界面层(interfacial layer,IL)可包括氧化硅，厚度在约0.5nm至约1nm范围，且可在化学清洁工艺期间形成。界面层(IL)可在其沉积期间帮助负电容(NC)介电材料层123*的生长。
负电容(NC)介电材料层123*可包括负电容(NC)介电层123的负电容材料，请参照图1A至图1E所述。负电容(NC)介电材料层123*可通过热ALD(thermal ALD)在约180℃至约325℃的温度范围进行毯覆式沉积。在一些实施例中，热ALD可使用两种前驱物，一种用于HfO2的沉积，另一种用于HfO2的掺杂。负电容(NC)介电材料层123*的厚度123t相似于负电容(NC)介电层123，可在约2.2nm至约3nm的范围。涂覆凹槽区720的其他方法、沉积负电容(NC)介电材料层123*以及界面层(IL)及负电容(NC)介电材料层123*的尺寸都在本公开的精神及范围内。
毯覆式沉积负电容(NC)介电材料层123*之后，可在图7A的结构上毯覆式沉积非负电容(NC)介电材料层。在毯覆式沉积之后，可对毯覆式沉积的非负电容(NC)介电材料层进行横向蚀刻，以在凹槽区720内部分的负电容(NC)介电材料层123*上形成非负电容(NC)介电层127*，如图8A至图8C所示。在一些实施例中，毯覆式沉积工艺可包括多个沉积及蚀刻工艺循环周期。在每个循环周期中，蚀刻工艺可伴随沉积工艺之后，通过去除非负电容(NC)介电材料层沉积期间形成于凹槽区720内的缝隙，防止形成空孔于非负电容(NC)介电层127*内。
非负电容(NC)介电层127*可包括通过ALD、FCVD或其他合适的方法沉积的单层或介电层的堆叠。非负电容(NC)介电材料层的毯覆式沉积工艺的每个循环周期中的蚀刻工艺可包括使用HF及NH3的气体混合物的干蚀刻工艺。HF与NH3的气体比率在约1至20的范围。
非负电容(NC)介电层127*可包括由硅、氧、碳及/或氮组成的非负电容介电材料，相似于图1A至图1E对非负电容(NC)介电层127所述的非负电容介电材料。非负电容介电材料中的碳浓度低，在约1％到15％的范围，这是因为非负电容介电材料中的碳浓度超出此范围会导致更长的蚀刻时间而降低负电容(NC)介电层123*与非负电容介电材料之间的蚀刻选择比及/或对于鳍部结构108的损坏。
可通过使用HF及NH3的气体混合物的干蚀刻工艺来进行用以形成非负电容(NC)介电层127*的毯覆式沉积的非负电容(NC)介电材料层的横向蚀刻工艺。HF及NH3的气体比率可在约1到约20的范围。在一些实施例中，非负电容(NC)介电层127*可具有沿着X轴的尺寸127t1(例如，厚度)，在约3nm到约12nm的范围。用于形成非负电容(NC)介电层127*的其他沉积方法及横向蚀刻工艺以及非负电容(NC)介电层127*的尺寸都在本公开的精神及范围内。
形成非负电容(NC)介电层127*之后可进行蚀刻工艺，以在凹槽区720内形成负电容(NC)介电层123，如图9A至图9C所示。因此，负电容(NC)介电层123的制作可包括负电容(NC)介电材料层123*的毯覆式沉积及蚀刻工艺。在一些实施例中，形成负电容(NC)介电层123的蚀刻工艺可包括使用稀释HF(diluted HF,DHF)的湿蚀刻工艺。
在形成非负电容(NC)介电层123之后，可对非负电容(NC)介电层127*进行横向蚀刻，以在凹槽区720内的负电容(NC)介电层123上形成非负电容(NC)介电层127，如图10A至图10B所示。因此，非负电容(NC)介电层127的制作可包括形成非负电容(NC)介电层127*及横向蚀刻工艺。在一些实施例中，非负电容(NC)介电层127*的横向蚀刻可包括使用HF及NH3的气体混合物的干蚀刻工艺。HF及NH3的气体比率可在约1至约20的范围。可选择上述气体比率，以在负电容(NC)介电层123与非负电容(NC)介电层127*之间具有高蚀刻选择比。
在进行横向蚀刻工艺之后，非负电容(NC)介电层127的厚度127t可在约3nm至约6nm的范围。厚度127t与尺寸119d之间的比率可在约0.25至约1的范围。在图11A至图11C所述操作步骤230中形成外延鳍部区110于第二半导体层122上之后，可在凹槽区720内形成气隙129，其厚度在约2nm至约3nm的范围。负电容(NC)介电层123、非负电容(NC)介电层127及气隙129的制作可形成如图10B所示的第一负电容(NC)间隙壁结构121。
请参照图2，在操作步骤230中，形成外延鳍部区于鳍部结构上，且形成纳米线于外延鳍部区之间。举例来说，请参照图11A至图11C，可于鳍部基体部108A的露出表面上以及在图10A的结构的第二半导体层122的露出表面上生长外延鳍部区110。在一些实施例中，外延鳍部区110的一部分可位于间隙壁114下方及/或延伸至鳍部基体部108A内。在一些实施例中，外延鳍部区110可通过(i)CVD，例如低压CVD(low pressure CVD,LPCVD)、原子层CVD(atomic layer CVD,ALCVD)、超高真空CVD(ultrahigh vacuum CVD,UHVCVD)、减压CVD(reduced pressure CVD,RPCVD)或任何合适的CVD；(ii)分子束外延(molecular beamepitaxy,MBE)工艺；(iii)任何合适的外延工艺；或(iv)其组合来生长。在一些实施例中，可通过外延沉积/局部蚀刻工艺来生长外延鳍部区110，至少重复一次外延沉积/局部蚀刻工艺。在一些实施例中，可通过选择性外延生长(selective epitaxial growth,SEG)来生长外延鳍部区110，其中加入蚀刻气体，以促进位于第二半导体层122及鳍部基体部108A的露出表面上的半导体材料的选择性生长，但不会于绝缘材料(例如，浅沟槽隔离(STI)区138、第一负电容(NC)间隙壁结构121及/或间隙壁114的绝缘材料)上生长。
在一些实施例中，外延鳍部区110可为p型或n型。在一些实施例中，p型外延鳍部区110可包括SiGe，且可在外延生长工艺中使用p型掺杂物进行原位掺杂，例如硼、铟或镓。对于p型原位掺杂，可使用p型掺杂前驱物，例如但不限于乙硼烷(B2H6)、三氟化硼(BF3)及/或其他p型掺杂前驱物。在一些实施例中，n型外延鳍部区110可包括实质上没有Ge含量的Si，且可在外延生长工艺中使用n型掺杂物进行原位掺杂，例如磷或砷。对于n型原位掺杂，可使用n型掺杂前驱物，例如但不限于磷化氢(PH3)、砷化氢(AsH3)及/或其他n型掺杂前驱物。
可形成每个外延鳍部区110用于鳍式场效晶体管(finFET)102A及/或102B的源极/漏极(S/D)区。位于多晶硅结构112A*-112B*下方并夹设于相邻的源极/漏极(S/D)之间的第二半导体层122可形成鳍式场效晶体管(finFET)102A及/或102B的通道区。在后续的工艺中，可通过以下操作步骤235及240中所述的一或多层栅极结构112来取代多晶硅结构112A*-112B*下方堆叠的鳍部部分108B1及108B2的第一半导体层320(示出于图10A)来形成环绕式栅极(gate-all-around,GAA)结构，以环绕每个通道区。
在一些实施例中，在操作步骤225中所述的垂直回蚀刻工艺期间，可回蚀刻位于间隙壁114之间并位于鳍部顶部108B的蚀刻部分下方的鳍部基体部108A。外延鳍部区110与鳍部基体部108A之间的界面848可与浅沟槽隔离(STI)区138的上表面在同一平面上，或者可位于浅沟槽隔离(STI)区138的上表面的下方。外延鳍部区110的其他尺寸及结构都在本公开的精神及范围内。
在形成外延鳍部区110之后，可去除堆叠的鳍部部分108B1及108B2的第一半导体层320，以形成纳米线形的第二半导体层122，如图11A至图11C所示。可通过在约1mTorr至约1000mTorr范围的压力、在约50W至约1000W范围的功率、在约20V至约500V范围的偏压下以及在约40℃至约60℃范围的温度下，使用HBr及/或Cl2作为蚀刻气体来进行蚀刻工艺，以去除第一半导体层320。其他蚀刻方法都在本公开的精神及范围内。
在去除第一半导体层320之后，可形成蚀刻停止层(ESL)(未示出)于间隙壁114上及在外延鳍部区110上，并形成内层介电(ILD)层118于蚀刻停止层(ESL)上，其使用适用于可流动的介电材料(例如，可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅)的沉积方法。举例来说，可使用FCVD工艺沉积可流动的氧化硅。在进行沉积工艺之后，可在约200℃至约700℃范围的温度下，在蒸汽中对介电材料的沉积层进行热退火，持续约30分钟至约120分钟的时间。
在形成内层介电(ILD)层118之后，可使用干蚀刻工艺(例如，反应离子蚀刻)或湿蚀刻工艺去除多晶硅结构112A*-112B*。在一些实施例中，在干蚀刻工艺中使用的气体蚀刻剂可包括氯、氟、溴或其组合。在一些实施例中，可使用氢氧化铵(NH4OH)、氢氧化钠(NaOH)及/或氢氧化钾(KOH)湿蚀刻去除多晶硅结构112A*-112B*，或者先进行干蚀刻接着进行湿蚀刻工艺来去除多晶硅结构112A*-112B*。可使用干蚀刻工艺(例如，反应离子蚀刻)、湿蚀刻工艺(例如，使用稀释的HF)或其组合来去除氧化层134的露出部分。在一些实施例中，在干蚀刻工艺中使用的气体蚀刻剂可包括氯、氟、溴或其组合。在一些实施例中，可不去除氧化层134。
请参照图2，在操作步骤235中，形成负电容(NC)栅极介电层于纳米线上。举例来说，请参照图12A至图12C，负电容(NC)栅极介电层112A可围绕位于堆叠的鳍部部分108B1及108B2的露出的纳米线形的第二半导体层122上。负电容(NC)栅极介电层112A的制作可包括与用于形成负电容(NC)介电层123的毯覆式沉积工艺相似的负电容(NC)介电材料层的毯覆式沉积工艺。用于负电容(NC)栅极介电112A的负电容介电材料层可毯覆式沉积于图11A结构上。负电容(NC)栅极介电层112A可形成为具有约2nm至约3nm的厚度112t。半导体层122的厚度122t与负电容(NC)栅极介电层112A的厚度112t之间的比率可在约2至约5的范围。负电容(NC)栅极介电层112A的负电容介电材料请参照先前图1A至图1E所述。负电容(NC)栅极介电层112A的其他沉积方法及尺寸都在本公开的精神及范围内。
请参照图2，在操作步骤240中，形成栅极电极于负电容(NC)栅极介电层上。举例来说，请参照图1A至图1D图及图13A至图13C，可形成用于栅极功函数层130的功函数金属层以及其上用于栅极金属填充层132的导电材料层于负电容(NC)栅极介电层112A上。在一些实施例中，如图13C所示，负电容(NC)栅极介电层112A及栅极功函数层130可各自围绕因去除第一半导体层320而形成的纳米线形的第二半导体层122。
用于功函数层130的功函数金属层可包括Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金及/或其组合。在一些实施例中，功函数金属层可包括掺杂铝的金属，例如掺杂铝的Ti、掺杂铝的TiN、掺杂铝的Ta或掺杂铝的TaN。可使用适当工艺来沉积功函数金属层，例如ALD、CVD、PVD、镀覆或其组合的。用于栅极金属填充层132的导电材料层可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、TiAlC、TaAlC、金属合金及/或其组合，且可通过ALD、PVD、CVD或其他合适的沉积工艺形成。负电容(NC)栅极介电材料、功函数金属及导电材料的沉积层可通过CMP工艺进行平坦化，以形成图13A的结构。CMP工艺可使负电容(NC)栅极介电层112A、栅极功函数层130及栅极金属填充层132的上表面与内层介电(ILD)层118的上表面实质上为共平面，如图13A所示。
请参照图2，在操作步骤245中，形成第二负电容(NC)间隙壁结构于栅极结构上的间隙壁上。举例来说，请参照图14A至图14B，其示出第二负电容(NC)间隙壁结构1439的制作，包括形成负电容(NC)介电层1440及氮化层1442。图14A为间隙壁114、负电容(NC)栅极介电层112A、栅极功函数层130及栅极金属填充层132的回蚀刻；自对准接触(self-alignedcontact,SAC)介电层1444的制作；以及位于栅极结构112之间露出的外延鳍部区110上的内层介电(ILD)层118的局部去除之后的图13A的区域M放大图，如图14A所示。所示的半导体装置100是出于说明目的且可能未按比例绘制。
负电容(NC)介电层1440的制作可包括毯覆式沉积负电容(NC)介电材料层1440*于图14A的间隙壁114、外延鳍部区110的露出表面及自对准接触(SAC)介电层1444上。负电容(NC)介电材料层1440*可通过与上述用于形成负电容(NC)介电层123及/或负电容(NC)栅极介电层112A的工艺相似的热ALD工艺进行毯覆式沉积。负电容(NC)介电材料层1440*可形成具有在约2.2nm至约3nm范围的厚度1440t。间隙壁厚度St与厚度1440t之间的比率可在约2至约5范围。负电容(NC)介电材料层1440*可包括与负电容(NC)栅极介电层112A的负电容介电材料相似的材料或上述的其他负电容介电材料。在一些实施例中，自对准接触(SAC)介电层1444可包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、氮碳化硅(SiCN)、氮化硼(BN)、氮化硅硼(SiBN)、氮化硅碳硼(SiCBN)或其组合。
在形成负电容(NC)介电材料层1440*之后，可形成氮化层1442，如图14A所示。在一些实施例中，氮化层1442可包括SiNx、SiON、SiCN或其他合适的材料。氮化层1442可在源极/漏极(S/D)接触结构1448(示出于图14C)的制作期间保护负电容(NC)介电层1440及/或间隙壁114。氮化层1442的制作可包括使用PECVD、次大气压化学气相沉积(SACVD)、LPCVD、ALD、高密度等离子体(HDP)、等离子体增强原子层沉积(PEALD)、分子层沉积(molecular layerdeposition,MLD)，等离子体脉冲化学气相沉积(plasma impulse chemical vapordeposition,PICVD)或其他合适的沉积方法于负电容(NC)介电材料层1440*上毯覆式沉积氮化物材料层。
氮化层1442的制作可进一步包括蚀刻工艺，以从外延鳍部区110上方的负电容(NC)介电材料层1440*的部分以及自对准接触(SAC)介电层1444上方的负电容(NC)介电材料层1440*的上表面及侧表面去除部分的氮化材料的毯覆式沉积层。在进行蚀刻工艺之后，氮化层1442可从负电容(NC)介电材料层1440*的上表面垂直移位一距离1442d，其可在约10nm至约25nm的范围。每个氮化层1442可具有约1.5nm至约2nm的厚度。
如图14B所示，负电容(NC)介电层1440的制作可进一步包括去除位于自对准接触(SAC)介电层1444及外延鳍部区110的上表面上的负电容(NC)介电材料层1440*的部分。去除工艺可接着进行蚀刻工艺而形成氮化层1442，并且可包括干蚀刻工艺。在一些实施例中，可在没有负电容(NC)介电层1440的情况下形成半导体装置100，因此形成负电容(NC)介电层1440的步骤为选择性的。在一些实施例中，在从外延区110的上表面去除负电容(NC)介电材料层1440*期间，可形成凹槽区1410(示出于图14B)于外延区110内。
请参照图2，在操作步骤250中，形成源极/漏极(S/D)及栅极接触结构。举例来说，图14C是示出在形成图14B中的负电容(NC)介电层1440之后的源极/漏极(S/D)接触结构1448及栅极接触结构1450的制作。源极/漏极(S/D)接触结构1448的制作可包括形成金属硅化物层1446于外延鳍部区110的凹槽区1410内以及形成金属接触1447于金属硅化物层1446上，如图14C所示。金属硅化物层1446的形成可包括沉积金属层于凹槽区1410内及对所沉积的金属层进行硅化。金属接触1447的形成可包括接触金属的沉积，之后对沉积的接触金属进行CMP。用于金属层及/或接触金属的导电材料可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金及/或其组合，并且可通过ALD、PVD、CVD或其他合适的沉积工艺形成。
如图14C所示，在形成源极/漏极(S/D)接触结构1448之后，可在栅极结构112上形成栅极接触结构1450。在一些实施例中，栅极接触结构1450的形成可包括形成接触开口，其内可通过ALD、PVD、CVD或其他合适的沉积工艺来沉积金属接触电极，之后对沉积的金属接触电极进行CMP。
本公开提供了FET装置(例如finFET)及/或集成电路(IC)中示例的负电容(NC)介电层(例如，负电容(NC)栅极介电层112A、间隙壁114上的负电容(NC)介电层1440，以及外延鳍部区110与栅极结构112之间的负电容(NC)介电层123)102A-102B)与其示例制造方法。
示例方法可形成具有具有负电容(NC)栅极介电层112A的栅极结构112的FET装置。在一些实施例中，负电容(NC)材料可包括具有铁电特性的介电材料、斜方晶相的介电材料(例如斜方晶相的氧化铪(HfO2))及/或掺杂一或多种金属(例如铝(Al)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)，锗(Ge)、镧(La)、钪(Sc)、硅(Si)、锶(Sr)、锡(Sn)、钇(Y)、锆(Zr)及/或其组合的介电材料(例如，HfO2)。负电容(NC)栅极介电层112A可通过内电压放大机制来减小亚阈值摆幅(SS)，并增加装置的通道导通电流与截止电流(Ion/Ioff)的比率。降低FET装置中的亚阈值摆幅(SS)可实现更快的装置操作以及更低的切换能量，并且可有效地缩小供电电压并显着降低这些FET装置的功耗。
在一些实施例中，示例性方法可分别在栅极结构112及FET装置的源极/漏极(S/D)区(外延鳍部区110)之间形成第一及第二负电容(NC)间隙壁结构121及1439，以减小其间的寄生电容。寄生电容可能来自一条信号线与另一条信号线或信号线与FET装置的基底106之间的电性耦合，并且会对高频下的装置效能产生负面影响。在一些实施例中，第一负电容(NC)间隙壁结构121可设置于外延鳍部区110(源极/漏极(S/D)区)与部分的栅极结构112之间，并且可包括负电容(NC)介电层123、非负电容(NC)介电层127及气隙129。在一些实施例中，第二负电容(NC)间隙壁结构1439可设置于源极/漏极(S/D)接触结构1448与栅极结构112之间，且可包括负电容(NC)介电层1440及氮化层1442。
在一些实施例中，一种半导体装置的制造方法包括：形成具有一鳍部基体部及一鳍部顶部的一鳍部结构于一基底上；形成一间隙壁结构于鳍部顶部的一第一区域内；以及形成一栅极结构于鳍部顶部的一第二区域上。间隙壁结构包括第一负电容介电材料，且栅极结构包括具有不同于第一负电容介电材料的一第二负电容介电材料的一栅极介电层。
在一些实施例中，形成间隙壁结构包括：形成一凹槽区于鳍部顶部的第一区域内；以及沉积一第一负电容介电材料层凹槽区内。在一些实施例中，沉积第一负电容介电材料层包括：沉积一高k值介电材料层；以及以导电材料掺杂高k值介电材料层。在一些实施例中，形成间隙壁结构包括：形成一凹槽区于鳍部顶部的第一区域内；沉积一第一负电容介电材料层，以在凹槽区的多个侧边形成衬层；以及形成第一及第二介电结构于凹槽区内的第一负电容介电材料层上。在一些实施例中，形成第一及第二介电结构包括：沉积一非负电容介电材料层，以实质上填充具有第一负电容介电材料层衬层的凹槽区的区域；回蚀刻非负电容介电材料层；以及外延生长源极/漏极区于鳍部基体部及鳍部顶部的第一区域上，其中源极/漏极区覆盖凹槽区的开口，且在源极/漏极区与回蚀刻的非负电容介电材料层之间形成一气隙。在一些实施例中，形成栅极结构包括蚀刻鳍部顶部的第二区域内的一鳍部部分，且鳍部部分与间隙壁结构相邻。在一些实施例中，沉积第二负电容介电层包括：沉积一氧化铪层；以及以金属掺杂氧化铪层。在一些实施例中，形成栅极结构包括沉积一第二负电容介电层围绕鳍部顶部的一第二区域。在一些实施例中，形成栅极结构包括沉积一功函数金属层围绕鳍部顶部的一第二区域。
在一些实施例中，一种半导体装置的制造方法包括：形成具有一堆叠的鳍部部分及一鳍部基体部的一鳍部结构于一基底上；形成一外延源极/漏极区于鳍部结构上；以及形成一第一负电容介电结构于堆叠的鳍部部分的一第一区域内。堆叠的鳍部部分外延生长于鳍部基体部上。第一负电容介电结构包括具有第一负电容材料的一第一介电层。上述方法还包括形成一栅极结构于堆叠的鳍部部分的一第二区域上；形成一源极/漏极接触结构于外延源极/漏极区上；以及形成一第二负电容介电结构于源极/漏极接触结构与栅极结构之间。每个栅极结构包括具有第一负电容材料的一第二介电层。第二负电容介电结构包括具有第一负电容材料的一第三介电层。
在一些实施例中，形成第一负电容介电结构包括：形成一凹槽区于堆叠的鳍部部分的第一区域内；沉积一第一负电容材料层于凹槽区内；以及形成一介电结构于凹槽区内的第一负电容材料层上。在一些实施例中，形成第二负电容介电结构包括：形成一沟槽于栅极结构之间的外延源极/漏极区上；沿着沟槽的侧边沉积一第一负电容材料层；沉积一氮化层于第一负电容材料层上；以及回蚀刻氮化层。在一些实施例中，沉积第一负电容材料层包括：沉积一高k值介电材料层；以及以导电材料掺杂高k值介电材料层。在一些实施例中，沉积第一负电容材料的层包括：沉积一氧化铪层；以金属掺杂氧化铪层；以及对掺杂的氧化铪层进行退火。
在一些实施例中，一种半导体装置包括一鳍部结构，位于一基底上，具有一鳍部基体部及一鳍部顶部；一间隙壁结构，设置于鳍部顶部的一第一区域内；以及一栅极结构，设置于鳍部顶部的一第二区域内。间隙壁结构包括第一负电容介电材料，且栅极结构包括具有与第一负电容介电材料不同的第二负电容介电材料的一栅极介电层。
在一些实施例中，间隙壁结构还包括一非负电容介电材料及一气隙。在一些实施例中，第一负电容介电材料包括掺杂的高k值介电材料。在一些实施例中，栅极介电层围绕鳍部顶部的第二区域。在一些实施例中，半导体装置为环绕式栅极场效晶体管。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内，当可作变动、替代与润饰。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一鳍部结构于一基底上，该鳍部结构具有一鳍部基体部及一鳍部顶部；
形成一间隙壁结构于该鳍部顶部的一第一区域内，其中该间隙壁结构包括第一负电容介电材料；以及
形成一栅极结构于该鳍部顶部的一第二区域上，
其中该栅极结构包括一栅极介电层，该栅极介电层具有不同于该第一负电容介电材料的一第二负电容介电材料。
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