CN112510034A - 双向esd保护器件及电路 - Google Patents
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Abstract
本发明提供一种双向ESD保护器件及电路，包括：位于衬底上的埋氧层，位于埋氧层上的三个N阱，设置于第一N阱内的第一PMOS管，设置于第二N阱内的第二PMOS管及设置于第三N阱内的PNP三极管；其中，各N阱通过浅沟槽隔离结构隔离，各N阱内P+注入区和N+注入区通过氧化硅埋槽隔离；第一PMOS管的源极连接输入输出端口，栅极接参考地，漏极连接PNP三极管的基极；第二PMOS管的漏极连接PNP三极管的基极，栅极连接输入输出端口，源极连接参考地；PNP三极管的发射极连接输入输出端口，集电极连接参考地。本发明采用绝缘层上硅工艺，结电容较小，器件频率快、功耗小、噪声低，具有广阔应用前景；并通过PNP三极管的栅极、衬底控制基区电势以实现触发电压的可调。
Description
技术领域
本发明涉及静电保护领域，特别是涉及一种双向ESD保护器件及电路。
背景技术
静电放电（Electro-Static Discharge，ESD）现象一直是影响集成电路可靠性的重要问题之一。随着金属氧化物场效应晶体管（Metal-Oxide-Semiconductor FieldEffect Transistor，MOSFET）特征尺寸进入深亚微米及纳米时代，ESD保护面临的挑战越来越大，设计难度不断增加。
ESD保护器件应该在电路正常状态时关断（关态漏电流足够低），当发生ESD事件时，ESD保护电路能迅速开启形成低阻通路，从而尽快排泄掉ESD产生的电荷，同时保持输入/输出端口电压稳定，保护内部电路免受过压或者过流的风险。理想的ESD保护电路的面积足够小，电荷抽离速度快，且在关闭状态不影响电路正常工作。
由于寄生二极管将负信号分流到地线，因此大多数ESD保护器件仅允许单向正信号。然而，在一些诸如数字用户线路、NFC天线等应用中，输入/输出管脚会同时遇到正负信号。因此，双向ESD保护器件变得十分必要。
为了满足双向电流流动的要求，基极浮空的PNP管被采用来进行ESD保护设计，但这种器件在高温下的触发电压较低。此外，浮空阱存在电势控制难以及闩锁风险高的问题。
因此，如何提高双向ESD保护器件的工作性能，同时实现触发电压的可调已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双向ESD保护器件及电路，用于解决现有技术中双向ESD保护触发电压低、电势难以控制、闩锁风险高等问题。
为实现上述目的及其他相关目的，本发明提供一种双向ESD保护器件，所述双向ESD保护器件至少包括：
位于衬底上的埋氧层，位于所述埋氧层上的三个N阱，设置于第一N阱内的第一PMOS管，设置于第二N阱内的第二PMOS管及设置于第三N阱内的PNP三极管；
其中，各N阱通过浅沟槽隔离结构隔离，各N阱内P+注入区和N+注入区通过氧化硅埋槽隔离；所述第一PMOS管的源极连接输入输出端口，栅极接参考地，漏极连接所述PNP三极管的基极；所述第二PMOS管的漏极连接所述PNP三极管的基极，栅极连接所述输入输出端口，源极连接所述参考地；所述PNP三极管的发射极连接所述输入输出端口，集电极连接所述参考地。
可选地，所述浅沟槽隔离结构与所述埋氧层接触。
可选地，所述第一PMOS管包括第一P+注入区、第二P+注入区、第一N+注入区及第一栅极结构；
所述第一P+注入区及所述第二P+注入区设置于所述第一N阱内，所述第一栅极结构设置于所述第一P+注入区与所述第二P+注入区之间的第一N阱区域上；
所述第一N+注入区设置于所述第一N阱内，与其相邻的P+注入区之间设置有第一氧化硅埋槽。
可选地，所述第二PMOS管包括第三P+注入区、第四P+注入区、第二N+注入区及第二栅极结构；
所述第三P+注入区及所述第四P+注入区设置于所述第二N阱内，所述第二栅极结构设置于所述第三P+注入区与所述第四P+注入区之间的第二N阱区域上；
所述第二N+注入区设置于所述第二N阱内，与其相邻的P+注入区之间设置有第二氧化硅埋槽。
可选地，所述PNP三极管包括第五P+注入区、第六P+注入区及第三N+注入区；
所述第五P+注入区及所述第六P+注入区设置于所述第三N阱内；
所述第三N+注入区设置于所述第三N阱内，与其相邻的P+注入区之间设置有第三氧化硅埋槽。
更可选地，所述PNP三极管还包括第三栅极结构，所述第三栅极结构设置于所述第五P+注入区与所述第六P+注入区之间的第三N阱区域上；所述第三栅极结构连接预设电压。
更可选地，所述预设电压为所述参考地对应的电压。
为实现上述目的及其他相关目的，本发明提供一种双向ESD保护电路，所述双向ESD保护电路至少包括：
第一PMOS管、第二PMOS管、PNP三极管、第一寄生电容及第二寄生电容；
所述第一PMOS管的源极连接输入输出端口，栅极连接参考地，漏极连接所述PNP三极管的基极；
所述第二PMOS管的漏极连接所述PNP三极管的基极，栅极连接所述输入输出端口，源极连接所述参考地；
所述PNP三极管的发射极连接所述输入输出端口，集电极连接所述参考地；
所述第一寄生电容的阳极连接所述输入输出端口，阴极连接所述PNP三极管的基极；
所述第二寄生电容的阴极连接所述PNP三极管的基极，阳极连接所述参考地。
可选地，所述PNP三极管为栅极控制的三极管，所述PNP三极管的栅极连接预设电压。
更可选地，所述预设电压为所述参考地对应的电压。
如上所述，本发明的双向ESD保护器件及电路，具有以下有益效果：
本发明的双向ESD保护器件及电路采用绝缘层上硅工艺，结电容较小，器件频率快、功耗小、噪声低，在射频开关领域具有广阔应用前景。
本发明的双向ESD保护器件及电路基于两个PMOS控制PNP三极管的基极以此实现双向ESD保护；并通过栅极控制PNP三极管的基区电势以此实现触发电压的可调；除此以外，还可通过调整SOI（Silicon-On-Insulator，绝缘衬底上的硅）工艺中衬底和埋氧层厚度及衬底偏压控制PNP三极管的基区电势，从而辅助ESD保护触发电压的调制。
附图说明
图1显示为本发明的双向ESD保护器件的剖视示意图。
图2显示为本发明的双向ESD保护器件的俯视示意图。
图3显示为本发明的双向ESD保护电路的结构示意图。
图4显示为本发明的双向ESD保护器件及电路通过PNP三极管的栅极调制触发电压的原理示意图。
元件标号说明
1-双向ESD保护器件；11-衬底；12-埋氧层；131-第一N阱；132-第二N阱；133-第三N阱；141-第一P+注入区；142-第二P+注入区；143-第一N+注入区；144-第一栅极结构；145-第一氧化硅埋槽；151-第三P+注入区；152-第四P+注入区；153-第二N+注入区；154-第二栅极结构；155-第二氧化硅埋槽；161-第五P+注入区；162-第六P+注入区；163-第三N+注入区；164-第三氧化硅埋槽；165-第三栅极结构；17-浅沟槽隔离结构。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1及图2所示，本发明提供一种双向ESD保护器件1，所述双向ESD保护器件1包括：
衬底11、埋氧层12、第一N阱131、第二N阱132、第三N阱133、第一PMOS管MP1、第二PMOS管MP2及PNP三极管Q1。
如图1所示，所述衬底11位于底层。
具体地，所述衬底11的材质包括但不限于蓝宝石、Si、SiC，在此不一一赘述。在本实施例中，所述衬底11为P型轻掺杂衬底。
如图1所示，所述埋氧层12位于所述衬底11上。
如图1及图2所示，所述第一N阱131、所述第二N阱132及所述第三N阱133设置于所述埋氧层12上，且各N阱通过浅沟槽隔离结构17隔离。
具体地，所述第一N阱131、所述第二N阱132及所述第三N阱133为N型轻掺杂形成的阱；所述第一N阱131、所述第二N阱132及所述第三N阱133的掺杂浓度可相同也可不相同，可基于实际需要进行设置，在此不一一赘述。
具体地，在本实施例中，所述浅沟槽隔离结构17向下延伸直至与所述埋氧层12接触，在实际使用中可根据需要设置所述浅沟槽隔离结构17的深度，不限于本实施例。相较于体硅的阱隔离，浅沟槽隔离不仅阻断了闩锁风险，提高了器件性能，而且还缩小了器件面积，降低了成本。
如图1及图2所示，所述第一PMOS管MP1设置于所述第一N阱131内。
具体地，所述第一PMOS管MP1包括第一P+注入区141、第二P+注入区142、第一N+注入区143、第一栅极结构144及第一氧化硅埋槽145；所述第一P+注入区141、所述第二P+注入区142为P型重掺杂，所述第一N+注入区143为N型重掺杂，可根据实际需要设定掺杂浓度，在此不一一赘述；在本实施例中，所述第一PMOS管MP1为左右对称结构。所述第一P+注入区141及所述第二P+注入区142设置于所述第一N阱131内，所述第一栅极结构144设置于所述第一P+注入区141与所述第二P+注入区142之间的第一N阱131区域上；所述第一P+注入区141、所述第二P+注入区142构成所述第一PMOS管MP1的源、漏区，所述第一P+注入区141与所述第二P+注入区142之间的第一N阱131中形成沟道，所述第一栅极结构144构成所述第一PMOS管MP1的栅极。所述第一N+注入区143设置于所述第一N阱131内，所述第一氧化硅埋槽145设置于所述第一N+注入区143及与其相邻的P+注入区（在本实施中为第二P+注入区142）之间，氧化硅埋槽既可以形成阱内通路，同时又形成了掺杂注入隔离。所述第一P+注入区141与所述第一N+注入区143之间存在寄生二极管。
需要说明的是，为了清晰显示各部分的关系，对图2的俯视图做简化处理，省略浅沟槽隔离结构及氧化硅埋槽，并不表示浅沟槽隔离结构及氧化硅埋槽在俯视图中不存在。
如图1及图2所示，所述第二PMOS管MP2设置于所述第二N阱132内。
具体地，所述第二PMOS管MP2包括第三P+注入区151、第四P+注入区152、第二N+注入区153、第二栅极结构154及第二氧化硅埋槽155；所述第三P+注入区151、所述第四P+注入区152为P型重掺杂，所述第二N+注入区153为N型重掺杂，可根据实际需要设定掺杂浓度，在此不一一赘述；在本实施例中，所述第二PMOS管MP2为左右对称结构。所述第三P+注入区151及所述第四P+注入区152设置于所述第二N阱132内，所述第二栅极结构154设置于所述第三P+注入区151与所述第四P+注入区152之间的第二N阱132区域上；所述第三P+注入区151、所述第四P+注入区152构成所述第二PMOS管MP2的源、漏区，所述第三P+注入区151与所述第四P+注入区152之间的第二N阱132中形成沟道，所述第二栅极结构154构成所述第二PMOS管MP2的栅极。所述第二N+注入区153设置于所述第二N阱132内，所述第二氧化硅埋槽155设置于所述第二N+注入区153及与其相邻的P+注入区（在本实施中为第四P+注入区152）之间。所述第三P+注入区151与所述第二N+注入区153之间存在寄生二极管。
如图1及图2所示，所述PNP三极管Q1设置于第三N阱133内。
具体地，为了便于布线，作为示例，所述第一N阱131及所述第二N阱132分别设置于所述第三N阱133的两侧，在实际使用中可根据需要设置各N阱的相对位置，不以本实施例为限。
具体地，所述PNP三极管Q1包括第五P+注入区161、第六P+注入区162、第三N+注入区163及第三氧化硅埋槽164；所述第五P+注入区161及所述第六P+注入区162为P型重掺杂，所述第三N+注入区163为N型重掺杂，可根据实际需要设定掺杂浓度，在此不一一赘述；在本实施例中，所述PNP三极管Q1为左右对称结构。所述第五P+注入区161及所述第六P+注入区162设置于所述第三N阱133内，所述第五P+注入区161构成所述PNP三极管的发射区，所述第五P+注入区161与所述第六P+注入区162之间的所述第三N阱133区域构成所述PNP三极管的基区，所述第六P+注入区162构成所述PNP三极管的集电区。所述第三N+注入区163设置于所述第三N阱133内，所述第三氧化硅埋槽164设置于所述第三N+注入区163与其相邻的P+注入区（在本实施例中为所述第六P+注入区162）之间。所述第五P+注入区161和所述第六P+注入区162与所述第三N+注入区163之间形成有寄生二极管。
作为本发明的另一种实现方式，所述PNP三极管Q1还包括第三栅极结构165，所述第三栅极结构165设置于所述第五P+注入区161与所述第六P+注入区162之间的第三N阱133区域上；所述第三栅极结构165连接预设电压，用于对所述双向ESD保护器件1的触发电压进行调节；作为示例，所述预设电压为所述参考地对应的电压。
如图1及图2所示，所述第一PMOS管MP1的源极连接输入输出端口，栅极接参考地，漏极及体电极连接所述PNP三极管Q1的基极。所述第二PMOS管MP2的漏极及体电极连接所述PNP三极管Q1的基极，栅极连接所述输入输出端口，源极连接所述参考地；所述PNP三极管Q1的发射极连接所述输入输出端口，集电极连接所述参考地。
长期以来，基于SOI工艺电路的ESD保护一直是个难题，本发明的双向ESD保护器件通过独特的结构设计采用绝缘层上硅工艺制备形成，结电容较小，器件频率快、功耗小、噪声低，可广泛用于SOI工艺数字用户线路、射频开关、NFC天线等应用领域。
本发明的双向ESD保护器件及电路基于两个PMOS控制PNP三极管的基极以此实现双向ESD保护；并通过栅极控制PNP三极管的基区电势以此实现触发电压的可调；除此以外，还可通过调整SOI（Silicon-On-Insulator，绝缘衬底上的硅）工艺中衬底和埋氧层厚度及衬底偏压控制PNP三极管的基区电势，从而辅助ESD保护触发电压的调制。
实施例二
如图3所示，本发明还提供一种双向ESD保护电路，作为示例，其结构如实施例一所述，在此不一一赘述。所述双向ESD保护电路包括：
第一PMOS管MP1、第二PMOS管MP2、PNP三极管Q1、第一寄生电容D1及第二寄生电容D2。
如图3所示，所述第一PMOS管MP1的源极连接输入输出端口In/Out，栅极连接参考地VSS，漏极及体电极连接所述PNP三极管Q1的基极。
如图3所示，所述第二PMOS管MP2的漏极及体电极连接所述PNP三极管Q1的基极，栅极连接所述输入输出端口In/Out，源极连接所述参考地VSS。
如图3所示，所述PNP三极管Q1的发射极连接所述输入输出端口In/Out，集电极连接所述参考地VSS。
作为本发明的另一种实现方式，所述PNP三极管Q1为栅极控制的三极管，所述PNP三极管Q1的栅极连接预设电压，以此实现对触发电压的调节；作为示例，所述预设电压为所述参考地对应的电压。
如图3所示，所述第一寄生电容D1的阳极连接所述输入输出端口In/Out，阴极连接所述PNP三极管Q1的基极。
如图3所示，所述第二寄生电容D2的阴极连接所述PNP三极管Q1的基极，阳极连接所述参考地VSS。
当ESD正压时，所述第二PMOS管MP2关断（VGS为正），所述第一PMOS管MP1开启（VGS为负），所述PNP三极管Q1的基极导通为ESD正压（所述第一PMOS管MP1传递正压）；此时，所述PNP三极管Q1的发射极也是正电压，但是由于所述PNP三极管Q1的发射极与基极之间连接有一个二极管（第一寄生二极管D1），导致所述PNP三极管Q1的发射结开启，从而使所述PNP三极管Q1导通，形成ESD电荷排泄通道，电流PS从所述输入输出端口In/Out流向所述参考地VSS。
当ESD负压时，所述第二PMOS管MP2开启（VGS为负），所述第一PMOS管MP1关闭（栅压虽然为0，但是由于源端为负电压，导致VGS为正）；此时，所述PNP三极管Q1的基极与所述参考地VSS相接，由于所述PNP三极管Q1的基极与地之间有个二极管（第二寄生二极管D2），因此导致所述PNP三极管Q1的集电结开启（相当于PNP管反向工作），形成ESD电荷排泄通道，电流NS从所述参考地VSS流向所述输入输出端口In/Out。
与体硅工艺不同的是，所述PNP三极管Q1的基区电势除了受两个PMOS管控制外，还受所述PNP三极管Q1的栅极控制，从而实现不同的触发电压。除此以外，根据SOI工艺硅膜和埋氧厚度，衬底偏压也可以用于调制所述PNP三极管Q1的基区电势，从而辅助ESD保护触发电压的调制。
如图4所示，通过PNP三极管的栅极调制触发电压，可以看到，随着栅极电压的开启（这里接VSS），触发电压可以在一定范围调制，保持电压和击穿电压基本保持一致。
本发明利用PNP三极管实现正负ESD的保护；通过连接两个PMOS实现对PNP三极管正向和反向放大两种工作状态的控制；PNP三极管的栅极和衬底可以实现对基区电势的调制，从而实现对触发电压的调制。
综上所述，本发明提供一种双向ESD保护器件及电路，包括：位于衬底上的埋氧层，位于所述埋氧层上的三个N阱，设置于第一N阱内的第一PMOS管，设置于第二N阱内的第二PMOS管及设置于第三N阱内的PNP三极管；其中，各N阱通过浅沟槽隔离结构隔离，各N阱内P+注入区和N+注入区通过氧化硅埋槽隔离；所述第一PMOS管的源极连接输入输出端口，栅极接参考地，漏极连接所述PNP三极管的基极；所述第二PMOS管的漏极连接所述PNP三极管的基极，栅极连接所述输入输出端口，源极连接所述参考地；所述PNP三极管的发射极连接所述输入输出端口，集电极连接所述参考地。本发明的双向ESD保护器件及电路采用绝缘层上硅工艺，结电容较小，器件频率快、功耗小、噪声低，在射频开关领域具有广阔应用前景；基于两个PMOS控制PNP三极管的基极以此实现双向ESD保护；并通过栅极控制PNP三极管的基区电势以此实现触发电压的可调；除此以外，还可通过调整SOI（Silicon-On-Insulator，绝缘衬底上的硅）工艺中衬底和埋氧层厚度及衬底偏压控制PNP三极管的基区电势，从而辅助ESD保护触发电压的调制。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种双向ESD保护器件，其特征在于，所述双向ESD保护器件至少包括：
位于衬底上的埋氧层，位于所述埋氧层上的三个N阱，设置于第一N阱内的第一PMOS管，设置于第二N阱内的第二PMOS管及设置于第三N阱内的PNP三极管；
其中，各N阱通过浅沟槽隔离结构隔离，各N阱内P+注入区和N+注入区通过氧化硅埋槽隔离；所述第一PMOS管的源极连接输入输出端口，栅极接参考地，漏极及体电极连接所述PNP三极管的基极；所述第二PMOS管的漏极及体电极连接所述PNP三极管的基极，栅极连接所述输入输出端口，源极连接所述参考地；所述PNP三极管的发射极连接所述输入输出端口，集电极连接所述参考地。
2.根据权利要求1所述的双向ESD保护器件，其特征在于：所述浅沟槽隔离结构与所述埋氧层接触。
3.根据权利要求1所述的双向ESD保护器件，其特征在于：所述第一PMOS管包括第一P+注入区、第二P+注入区、第一N+注入区及第一栅极结构；
所述第一P+注入区及所述第二P+注入区设置于所述第一N阱内，所述第一栅极结构设置于所述第一P+注入区与所述第二P+注入区之间的第一N阱区域上；
所述第一N+注入区设置于所述第一N阱内，与其相邻的P+注入区之间设置有第一氧化硅埋槽。
4.根据权利要求1所述的双向ESD保护器件，其特征在于：所述第二PMOS管包括第三P+注入区、第四P+注入区、第二N+注入区及第二栅极结构；
所述第三P+注入区及所述第四P+注入区设置于所述第二N阱内，所述第二栅极结构设置于所述第三P+注入区与所述第四P+注入区之间的第二N阱区域上；
所述第二N+注入区设置于所述第二N阱内，与其相邻的P+注入区之间设置有第二氧化硅埋槽。
5.根据权利要求1所述的双向ESD保护器件，其特征在于：所述PNP三极管包括第五P+注入区、第六P+注入区及第三N+注入区；
所述第五P+注入区及所述第六P+注入区设置于所述第三N阱内；
所述第三N+注入区设置于所述第三N阱内，与其相邻的P+注入区之间设置有第三氧化硅埋槽。
6.根据权利要求5所述的双向ESD保护器件，其特征在于：所述PNP三极管还包括第三栅极结构，所述第三栅极结构设置于所述第五P+注入区与所述第六P+注入区之间的第三N阱区域上；所述第三栅极结构连接预设电压。
7.根据权利要求6所述的双向ESD保护器件，其特征在于：所述预设电压为所述参考地对应的电压。
8.一种双向ESD保护电路，其特征在于，所述双向ESD保护电路至少包括：
第一PMOS管、第二PMOS管、PNP三极管、第一寄生电容及第二寄生电容；
所述第一PMOS管的源极连接输入输出端口，栅极连接参考地，漏极及体电极连接所述PNP三极管的基极；
所述第二PMOS管的漏极及体电极连接所述PNP三极管的基极，栅极连接所述输入输出端口，源极连接所述参考地；
所述PNP三极管的发射极连接所述输入输出端口，集电极连接所述参考地；
所述第一寄生电容的阳极连接所述输入输出端口，阴极连接所述PNP三极管的基极；
所述第二寄生电容的阴极连接所述PNP三极管的基极，阳极连接所述参考地。
9.根据权利要求8所述的双向ESD保护电路，其特征在于：所述PNP三极管为栅极控制的三极管，所述PNP三极管的栅极连接预设电压。
10.根据权利要求9所述的双向ESD保护电路，其特征在于：所述预设电压为所述参考地对应的电压。
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