CN112489714A - 用于生成并且微调存储器单元读取操作的阶段的电路 - Google Patents

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Abstract

本公开的实施例涉及用于生成并且微调存储器单元读取操作的阶段的电路。一种读取信号生成器，生成读取信号以控制存储器阵列的读取操作。可以对读取信号生成器进行选择性地控制，以生成具有与读取信号的特征相对应的周期的振荡信号。振荡信号被传递给分频器，该分频器对振荡信号进行分频，并且将经分频的振荡信号提供给输出焊盘。可以在输出焊盘处测量振荡信号的频率。可以根据振荡信号的频率来计算振荡信号的频率，以及读取信号特征的持续时间。然后，可以根据需要调整读取信号特征。

Description

用于生成并且微调存储器单元读取操作的阶段的电路
技术领域
本公开涉及集成电路领域。本公开更具体地涉及存储器单元读取操作。
背景技术
许多集成电路包括存储数据的存储器单元。由存储器单元所存储的数据可以包括可执行软件指令、图像、视频文件、音频文件、以及文档。
存储器单元通常以行和列的阵列布置。每行中的存储器单元通过相应字线连接在一起。每列中的存储器单元通过相应位线连接在一起。
感测放大器通常耦合到位线。感测放大器帮助从存储器单元读取数据。在许多情况下，生成复杂的信号集合，以控制由感测放大器所执行的读取操作的时序。
工程师和科学家不断寻求改善从存储器单元读取数据的速度。每秒可以执行的读取循环的数目部分基于读取时钟信号的频率。读取时钟信号的频率越高，每秒可以执行的读取操作的数目就越多。
然而，随着读取时钟信号的频率增加，用于执行单独读取操作的时间窗口减小。因为如上文所提及的，在一些情况下，读取操作由基于读取时钟信号的复杂信号集合控制，所以这可能会带来问题。信号之间彼此具有特定时序和关系。信号的特征中的一些特征的时间窗口可能比单独时钟循环的周期短得多。
在一些情况下，在制造集成电路期间，在各种读取信号中的时序可以受到工艺变化的影响。例如，生成信号中的一些信号的电路部件可以具有信号传播延迟，该信号传播延迟将根据制造期间条件的变化而有所变化。这样的信号传播延迟可以使得各种读取信号(尤其是时间窗口非常短的读取信号)的时序不正确。如果各种信号的时序不落在所选择的公差内，则读取操作可能会失败。
由于在集成电路的批量测试和合格评定期间可能难以测量信号的时序的事实，所以这些问题就被放大了。通常，通过连接到集成电路的一个或多个输出焊盘的外部测试电路来完成测试。然而，这些输出焊盘具有相对较大的面积，并且对应地具有较大的电容。这些大电容可以使得对输出焊盘进行充分充电或放电所需的时间大于要测量的信号特征的预期持续时间，使得无法进行准确测量。例如，当尝试测量预期长度小于10ns的信号特征时，输出焊盘在小于50ns的时间内可能无法充分充电或放电，使得无法准确测量信号特征的时序。
发明内容
一个实施例是集成电路，该集成电路具有存储器单元阵列。集成电路包括读取信号生成器，该读取信号生成器生成用于控制存储器单元的读取操作的各种读取信号。读取信号生成器包括电路装置，电路装置选择性地生成具有表示读取信号中的一个读取信号的特定特征的持续时间的周期的振荡信号。集成电路还包括分频器，该分频器从读取信号生成器接收振荡信号，并且基于分频比来输出经分频的振荡信号，该经分频的振荡信号的频率相对于振荡信号被降低。分频器将经分频的振荡信号传递到集成电路的输出焊盘。
在测试各种读取信号的时序期间，测试电路与输出焊盘接口，并且测量经分频的振荡信号的周期。经分频的振荡信号的周期对应于信号特征的持续时间乘以分频比。信号特征的持续时间可以通过将经分频的振荡信号的周期除以分频比来获得。
因而，集成电路有利地提供了测量读取信号特征的持续时间的方式，该读取信号特征的持续时间比集成电路的输出焊盘的充电时间和放电时间短。可以在测试期间选择性地生成振荡信号和对应的经分频的振荡信号。
附加地，在一个实施例中，读取信号生成器包括使得能够微调信号特征的电路装置。例如，如果在测试期间，信号特征被测量为太长或太短，则可以通过调整读取信号生成器的一个或多个控制参数来微调信号特征。
本公开的实施例通过使能准确测量持续时间小于输出焊盘的充电或放电时间的读取信号特征，来克服传统集成电路的一些缺点。附加地，如果测量指示读取信号特征太长或太短，则本公开的一个或多个实施例能够微调读取的信号特征。
附图说明
图1是根据一个实施例的集成电路测试系统的框图。
图2是根据一个实施例的集成电路的框图。
图3图示了表示用于控制存储器单元的读取操作的各种读取信号的多个曲线图。
图4是根据一个实施例的包括在集成电路中的电子电路装置的示意图。
图5图示了根据一个实施例的各种振荡信号的多个曲线图。
图6是根据一个实施例的集成电路的框图。
图7是根据一个实施例的针对集成电路的操作过程的流程图。
具体实施方式
图1是根据一个实施例的集成电路测试系统100的框图。该集成电路测试系统100包括集成电路102和测试电路104。测试电路104测试或测量集成电路102的各个方面。
在一个实施例中，集成电路102包括存储器阵列106、读取信号生成器108、分频器110、以及输出焊盘112。读取信号生成器108、分频器110和输出焊盘112协作以使得测试电路104能够准确地测量具有非常短的持续时间信号特征。根据本公开，本领域技术人员应当认识到，集成电路102可以包括除了在图1中所示出的部件之外的许多其他部件。
存储器阵列106包括多个存储器单元。每个单独存储器单元可以存储一个或多个数据位。可以从存储器单元读取数据。
存储器阵列106可以包括非易失性存储器单元。非易失性存储器单元可以包括可以被多次或仅一次写入数据的存储器单元。非易失性存储器单元可以包括相变存储器单元、只读存储器(ROM)单元、闪存存储器单元、磁阻随机存取存储器单元(MRAM)、或其他类型的非易失性存储器单元。
存储器阵列106可以包括需要连续或间歇刷新、以便保留所储存的数据的易失性存储器单元。易失性存储器单元可以包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、或其他类型的易失性存储器单元。
存储器阵列106的存储器单元被组织为在行和列中。每行存储器单元被连接到相应字线。每列存储器单元被连接到相应位线。位线和字线便于从存储器单元读取数据以及将数据写入存储器单元。
感测放大器107被连接到存储器阵列106。具体地，每个感测放大器107可以被选择性地连接到存储器阵列106的位线。在读取操作期间，每个感测放大器预先充电位线，并且然后评估来自连接到该位线的存储器阵列106的数据值。
读取信号生成器108被耦合到感测放大器107、并且控制感测放大器107的操作。读取信号生成器108生成多个读取信号。读取信号生成器108将读取信号提供给感测放大器107。读取信号在读取操作期间控制感测放大器107。
读取信号生成器108基于读取时钟信号来生成读取信号。各种读取信号的时序部分基于读取时钟信号的上升沿和下降沿。附加地，读取时钟信号的频率确定了每秒可以被执行的读取循环的数目。读取时钟信号还部分控制读取信号的时序和特征。
读取时钟信号由振荡器生成。振荡器可以是读取信号生成器108的部分。备选地，振荡器可以在读取信号生成器108的外部。振荡器可以包括晶体振荡器、压控振荡器、压控晶体振荡器、或适于生成时钟信号的其他振荡器。
在一个实施例中，读取信号生成器108可以生成读取信号，该读取信号包括预先充电信号和评估信号。信号的各种形式和时序是基于读取时钟信号和信号生成电路装置的。这些信号的时序控制存储器阵列106的读取操作。感测放大器可以生成停止信号，并且将停止信号提供给读取信号生成器。
在一个实施例中，读取信号生成器108将预先充电信号和评估信号传递给感测放大器107。在读取操作期间，预先充电信号使得每个感测放大器预先充电相应位线。在感测放大器107已经预先充电位线之后，评估信号使得每个感测放大器107评估储存在耦合到相应位线的存储器单元中的数据的值。感测放大器可以部分基于评估信号和预先充电信号，来生成停止信号、并且将停止信号提供给读取信号生成器。读取信号生成器108可以部分基于停止信号来生成评估信号和预先充电信号。
在一个实施例中，预先充电操作和评估操作在读取时钟信号的单个循环内发生。预先充电信号和评估信号的时序可以非常精确。例如，如果单个时钟循环的周期在25ns量级，则预先充电信号被定时，以在读取时钟信号的上升沿之后约8ns内变低。评估信号被定时，以在预先充电信号变低后约2.5ns内变高。
与时钟信号的周期相比，这些8ns和2.5ns的时序表示较短的时间窗口。如果读取信号和评估信号的时序不匹配在所选择的公差内，则可能无法正确完成读取操作。
为了确保各种读取信号的时序匹配在公差内，测试电路104测量读取信号的时序。测试电路104连接到集成电路102的I/O焊盘112。经由I/O焊盘112，测试电路104测量读取信号的时序。测试电路104不直接测量读取信号的时序。这是因为I/O焊盘112的相对较大的表面积使得I/O焊盘112具有的电容太大，而不能在读取信号的各种特征和时序的短时间范围内进行充电或放电。
为了克服读取信号的短时序窗口和I/O焊盘112的大电容所带来的技术障碍，读取信号生成器108和分频器110协作以输出可以在I/O焊盘112处测量的、并且从中可以导出读取信号的特征的持续时间的经调整的信号。具体地，在测试期间，读取信号生成器108基于读取信号的特征来生成振荡信号。振荡信号被传递到分频器110，并且分频器110通过对振荡信号的频率进行分频来生成经分频的振荡信号。然后，经分频的振荡信号输出给I/O焊盘112。测试电路104测量经分频的振荡信号的频率，并且基于分频器110的分频比和经分频的振荡信号的测量的频率，来计算振荡信号的频率。
在测试期间，读取信号生成器108可以被选择性地控制，以生成具有周期对应于读取信号的特定特征的振荡信号。读取信号生成器108包括振荡器环路，振荡器环路可以被选择性地启用以用于测试目的。当在测试期间选择性地启用振荡器环路时，该振荡器环路输出具有周期对应于读取信号中的一个读取信号的特定特征的持续时间的振荡信号。
在一个实施例中，读取信号生成器108包括振荡器环路，振荡器环路可以被选择性地启用，以用于测量在读取时钟信号的上升沿与预先充电信号的下降沿之间的延迟。当该振荡器环路被启用时，振荡器环路生成具有周期对应于读取时钟信号的上升沿与预先充电信号的下降沿之间的延迟的振荡信号。例如，如果预先充电延迟约为8ns，则对应振荡信号具有的周期约为8ns。
在一个实施例中，读取信号生成器108包括振荡器环路，振荡器环路可以被选择性地启用，以用于测量在预先充电信号的下降沿与评估信号的上升沿之间的延迟。当该振荡器环路被启用时，该振荡器环路生成具有周期对应于预先充电信号的下降沿与评估信号的上升沿之间的延迟的振荡信号。例如，如果评估延迟约为2.5ns，则振荡信号的周期约为2.5ns。
在一个实施例中，读取信号生成器108包括振荡器环路，振荡器环路可以被选择性地启用，以测量在读取时钟信号的上升沿与评估信号的上升沿之间的总延迟。该延迟对应于预先充电延迟与评估延迟之和。当该振荡器环路被启用时，该振荡器环路生成具有周期对应于读取时钟信号的上升沿与评估信号的上升沿之间的延迟的振荡信号。如果预先充电延迟约为8ns，并且评估延迟约为2.5ns，则振荡信号具有的周期约为10.5ns。
在一个实施例中，分频器110从读取信号生成器108接收振荡信号。分频器110具有的分频比被选择为，确保所获得的经调整的振荡信号具有的周期足够长，以在I/O焊盘112处被测量。分频比被选择为确保振荡周期长于I/O焊盘112的充电时间和放电时间。
在一个实施例中，分频器110的分频比为16。这意味着当振荡信号被提供给分频器110时，分频器110将输出具有频率为振荡信号的频率的1/16的经分频的振荡信号。因而，经调整的振荡信号的周期比振荡信号的周期长16倍。
测试电路104在I/O焊盘112处测量经分频的振荡信号。在一个示例中，测试电路104测量经分频的振荡信号的频率，并且然后通过将经调整的振荡信号的频率乘以分频器110的分频比，来计算对应振荡信号的频率。然后，通过计算振荡信号的周期，测试电路104可以计算读取信号的对应特征的持续时间或长度。在另一示例中，测试电路测量经分频的振荡信号的周期，并且基于分频器110的分频比来计算振荡信号的周期。振荡信号的周期与信号特征的持续时间相对应。
在一个实施例中通过启用预先充电振荡器环路，测试电路104首先测量或计算预先充电延迟。然后，通过启用包括预先充电延迟与评估延迟两者的振荡器环路，测试电路104测量评估延迟。在这种情况下，通过从预先充电延迟与振荡延迟之和中减去预先充电延迟来计算评估延迟。
在一个实施例中，测试电路104能够基于读取信号的特征的测量来微调或调整读取信号的各方面。读取信号生成器108包括电路装置，该电路装置使得读取信号的特征能够被延长或减小。如果测试电路108确定读取信号的测量的特征不匹配在所选择的公差内，则测试电路108可以使得读取信号生成器108延长或缩短读取信号的特征。然后，读取信号生成器108可以响应于来自测试电路104的控制信号而调整读取信号的特征。
在一个实施例中，读取信号生成器108可以利用电容器引入时序延迟，诸如预先充电延迟与评估延迟。延迟可以至少部分地基于对这些电容器进行充电或放电所花费的时间。可以基于压控电流源来对电容器进行充电或放电。可以通过将控制信号施加到压控电流源来调整电容器的充电时间和放电时间。调整电容器的充电时间和放电时间将会调整在读取信号中的延迟时间。
图2是根据一个实施例的集成电路102的框图。集成电路102包括读取信号生成器108、分频器110和输出焊盘112。图2未图示集成电路102的其他部件，其他部件包括存储器阵列106和感测放大器107。
在一个实施例中，读取信号生成器108包括预先充电信号生成器116和评估信号生成器118。在集成电路102的正常操作期间，预先充电信号生成器116生成预先充电信号，该预先充电信号包括用于对位线的预先充电进行定时的预先充电延迟。在集成电路102的正常操作期间，评估信号生成器118生成评估信号，该评估信号用于评估在读取操作期间储存在存储器单元中的数据值。评估信号包括用于在读取操作期间，对储存在存储器单元中的数据值的评估进行计时的评估延迟。
读取信号生成器包括开关S1、S2和S3，用于使能选择性地测试预先充电延迟、评估延迟以及预先充电延迟与评估延迟之和。读取信号生成器108还包括预先充电延迟振荡器环路120和评估延迟振荡器环路122。预先充电延迟振荡器环路120和评估延迟振荡器环路122被用于测试和调整预先充电延迟与评估延迟。在集成电路102的正常操作期间，预先充电延迟振荡器环路120和评估延迟振荡器环路122不被利用。
通过启用开关S1和S2并且禁用开关S3来启用预先充电延迟振荡器环路120。预先充电振荡器环路120通过启用开关S2来绕过评估信号生成器。在测试读取信号期间，测试电路104连接到I/O焊盘112。测试电路输入启用(闭合)开关S1和S2并且禁用(断开)开关S3的命令。振荡器环路120生成具有周期对应于预先充电延迟的振荡信号。预先充电延迟振荡信号被传递给分频器110。如先前所描述的，通过根据分频因子对预先充电延迟振荡信号进行分频，分频器110生成经分频的振荡信号。经分频的振荡信号被传递给I/O焊盘112。测试电路104对经分频的振荡信号进行分析，以确定预先充电延迟的值。
通过启用开关S2并且禁用开关S1和S3，可以启用评估延迟振荡器环路122。在测试读取信号期间，测试电路连接到I/O焊盘112。测试电路输入启用开关S2并且禁用开关S1和S3的命令。评估延迟振荡信号被传递给分频器110。如先前所描述的，通过根据分频因子对振荡信号进行分频，分频器110生成经分频的振荡信号。经分频的振荡信号被传递给I/O焊盘112，测试电路对经分频的振荡信号进行分析以确定评估延迟的值。
在一个实施例中，评估延迟振荡器环路122可以包括评估延迟和预先充电延迟二者。在这种情况下，启用开关S3并且禁用开关S1和S2，并且评估延迟振荡器环路122生成具有周期对应于预先充电延迟与评估延迟之和的振荡信号。评估延迟振荡信号被传递给分频器110。如先前所描述的，通过根据分频因子对振荡信号进行分频，分频器110生成经分频的振荡信号。经分频的振荡信号被传递给I/O焊盘112，测试电路对经分频的振荡信号进行分析以确定评估延迟的值。通过从评估延迟与预先充电延迟之和中减去预先充电延迟，测试电路104可以确定评估延迟。备选地，通过测量评估延迟、评估延迟与预先充电延迟之和，并且从评估延迟与预先充电延迟之和中减去评估延迟，可以计算该预先充电延迟。
在一个实施例中，不可以同时启用预先充电振荡器环路120和评估振荡器环路122。集成电路102可以包括控制电路，该控制电路防止同时启用预先充电振荡器环路120和评估振荡器环路122。控制电路还可以防止在集成电路102的标准操作期间启用预先充电振荡器环路120和评估振荡器环路122。
在一个实施例中，读取信号生成器108可以包括第四开关，第四开关在评估信号生成器118之前或之后被立即耦合。只要评估延迟不旨在被用作提供给分频器110的振荡器信号的部分，就可以禁用第四开关。还可以提供第五个开关，以便在评估信号生成器118之前和之后都立即存在开关。
虽然图2示出了用于启用评估振荡器环路的预先充电的开关S1-S3，但其他类型的电路装置还可以用于选择性地启用和禁用预先充电振荡器环路和评估振荡器环路。例如，预先充电振荡器环路120和评估振荡器环路122可以包括，用于启用和禁用预先充电振荡器环路120和评估振荡器环路122的逻辑门和控制信号路径的各种布置。
图3图示了表示用于控制存储器单元的读取操作的各种读取信号的多个曲线图。具体地，图3图示了针对读取时钟信号的曲线图130、针对停止读取信号的曲线图132、针对预先充电信号的曲线图134、以及用于评估信号的曲线图136。信号协作以共同控制读取操作的时序。
读取时钟信号确定读取操作的频率。所有其他读取信号至少部分基于读取时钟信号。读取时钟信号可以由振荡器生成。振荡器可以是读取信号生成器108的部分。备选地，生成读取时钟信号的振荡器可以在读取信号生成器108的外部。
在图3的示例中，读取时钟信号具有的频率为40MHz，并且对应周期为25ns。读取时钟信号在方波中在低逻辑电平和高逻辑电平之间转换。虽然在逻辑状态之间的转换被示为直线，但实际上高逻辑状态与低逻辑状态之间的转化存在有限的斜率。根据本公开，本领域技术人员应当认识到，在不脱离本公开的范围的情况下，读取时钟信号可以具有除了在图3中示出的频率之外的频率。
在一个实施例中，读取信号包括在曲线图132中所示出的停止读取信号。一旦读取数据在数据输出总线上可用，则感测放大器生成停止读取信号。停止读取信号标记评估周期的停止，在该评估周期期间，通过感测放大器107，储存在选择性存储器单元中的数据被评估。感测放大器107生成停止读取信号，并且当存储器读取操作完成时从位线断开连接。读取信号生成器108接收停止读取信号。响应于停止读取信号，预先充电信号变高，因此，可以开始下一存储器读取操作。
在一个实施例中，预先充电信号使得感测放大器107对位线进行预先充电。位线的预先充电将位线针对读取操作进行了准备。当预先充电信号处于高逻辑电平时，感测放大器107预先充电位线。
在一个实施例中，评估信号使得感测放大器107经由位线从选择性存储器单元读取数据值。读取操作的评估周期发生在评估信号处于高逻辑电平时。读取操作的评估周期发生在已经对位线进行了预先充电之后。在预先充电信号变低之后的预先充电延迟以后，评估周期上升沿开始。预先充电信号的下降沿触发评估信号生成器，评估信号生成器仅在有限的评估延迟之后才生成评估信号的上升沿。读取信号生成器108生成评估信号。
预先充电信号的特征部分地基于读取时钟信号和停止信号。停止信号的上升沿(即，当停止信号从低逻辑值转换为高逻辑值时)使得预先充电信号从低逻辑值变为高逻辑值。读取时钟信号的上升沿使得预先充电信号在有限延迟之后，从高逻辑电平转换为低逻辑电平。因而，响应于停止读取信号和读取时钟信号的转换，预先充电信号在逻辑状态之间转换。此外，当停止读取信号尚未存在时，读取时钟信号的上升沿使得预先充电信号针对第一读取操作而变高。
预先充电信号包括预先充电延迟。读取信号生成器108包括电路装置，该电路装置在读取时钟信号的上升沿与预先充电信号的下降沿之间引起延迟。因此，在读取时钟信号的上升沿上，预先充电信号不会立即从高转换为低。相反，在预先充电延迟之后，预先充电信号从高转换为低。
预先充电延迟是预先充电信号的时序特征。读取操作可以部分取决于预先充电延迟是否落在所选择的公差内。在图3的示例中，预先充电延迟具有的值约为8ns。在一个实施例中，所选择的公差范围在8ns±0.5ns中。
评估信号的特征部分地基于读取时钟信号和预先充电信号。预先充电信号的下降沿使得评估信号从低逻辑值转换为高逻辑值。停止读取信号的上升沿使得评估信号从高逻辑值变为低逻辑值。因而，响应于在预先充电信号和停止读取信号中的转换，评估信号在逻辑电平之间转换。
评估信号包括评估延迟。读取信号生成器108包括电路装置，该电路装置在预先充电信号的下降沿与评估信号的上升沿之间引起延迟。因此，在预先充电信号的下降沿上，评估信号不会立即从低变高。相反，在评估延迟之后，评估信号从低转换为高。
评估延迟是评估信号的时序特征。评估延迟的一个目的是确保在预先充电信号从高变低之后，在位线上没有瞬态电压。而且，所期望的是，在感测放大器分支中具有稳定电流。因此，在预先充电阶段之后，添加延迟，以生成评估阶段。否则，如果在两个感测放大器分支之间的电流裕度很小，则可能会错误地读取数据。因此，评估延迟的值被选择为部分确保从位线充分消除瞬态效应。读取操作可以部分取决于评估延迟，该评估延迟具有的值落在所选择的公差内。在图3的示例中，评估延迟具有的值约为2.5ns。在一个实施例中，针对评估延迟所选择的公差范围为2.5ns±0.5ns。
在图3中示出的读取信号通过示例的方式给出。可以利用许多其他信号配置和定时方案，以从存储器单元读取数据。基于本公开，本领域技术人员应当理解的是，在不背离本公开的范围的情况下，本文中所公开的测量和微调非常短的信号特征的原理可以用于测量和微调在其他信号配置和时序方案中的时序信号的特征。
图4是根据一个实施例的被包括在集成电路102中的电子电路装置的示意图。根据一个实施例，电子电路装置包括分频器110、预先充电信号生成器116以及评估信号生成器118。预先充电信号生成器116和评估信号生成器118是读取信号生成器108(在图4中未标记)的部分。
在一个实施例中，预先充电信号生成器116生成预先充电信号PS及其逻辑补码PSN。评估信号生成器118生成评估信号ES及其逻辑补码ESN。在存储器阵列106的读取操作期间，预先充电信号、评估信号及其逻辑补码分别被提供给感测放大器107。
在一个实施例中，在测试期间，可以控制预先充电信号生成器116和评估信号生成器118，以将振荡信号选择性地输出给分频器110。预先充电信号生成器116生成振荡信号OS1。评估信号生成器118生成振荡信号OS2。振荡信号OS1具有的频率对应于预先充电延迟。振荡信号OS2具有的频率对应于预先充电延迟与评估延迟之和。
预先充电信号生成器116和评估信号生成器118的功能主要基于两个振荡器控制信号OC1和OC2。当OC1和OC2均为0或低逻辑值时，预先充电信号生成器116和评估信号生成器118处于标准操作模式，在标准操作模式中，它们生成用于读取操作的预先充电信号PS和评估信号ES。当第一振荡器控制信号为1并且第二振荡器控制信号为0时，出于测试目的而生成了振荡信号OS1。当第一振荡器控制信号OC1和第二振荡器控制信号OC2为1时，出于测试目的而生成了振荡信号OS2。
预先充电信号生成器116包括第一触发器F1、五个反相器I1-I5、缓冲器B1、与(AND)门A1、与非(NAND)门NA1和NA2、或(OR)门O1、或非(NOR)门NO1和NO2、多路复用器MUX1、PMOS晶体管T1、NMOS晶体管T2和T3以及延迟电容器C1。这些部件一起协作以在存储器阵列106的读取操作期间，提供预先充电信号PS及其逻辑补码PSN，并且在测试期间选择性地输出振荡信号OS1。鉴于本公开，本领域技术人员应当认识，在不背离本公开的范围的情况下，预先充电信令生成器116可以包括附加部件或不同部件配置。
触发器F1接收接地GND和读取时钟信号RC。触发器F1还在“置位”输入上接收预先充电信号PS。触发器F1的输出被提供给NAND门NA2的输入端子。NAND门NA2的第二输入接收NAND门NA1的输出。NAND门NA2将信号INT1输出给多路复用器MUX1。
多路复用器MUX1从评估信号生成器118接收信号OS2，作为第二输入。多路复用器MUX1从AND门A1的输出接收第二振荡器控制信号OC2，作为控制输入。多路复用器MUX1基于第二振荡器控制信号OC2的值，输出INT1或OS2作为IN1。下文对第二振荡器控制信号OC2的目的进行了更详细的描述。
IN1被提供给PMOS晶体管T1和NMOS晶体管T2的控制栅极。如果IN1为高，则禁用T1，启用T2，并且延迟电容器的顶部端子耦合到GND。如果In1为低，则禁用T2，启用T1，并且延迟电容器C1的顶部端子耦合到VDD。
来自延迟电容器C1的顶部端子的信号被传递通过反相器I1-I3、NOR门NO1和缓冲器B1。缓冲器B1的输出是在图3中示出的预先充电信号PS。缓冲器B1的输入被提供给反相器I4的输入。反相器I4输出预先充电信号PS的逻辑补码PSN。
缓冲器B1的输入耦合到NOR门NO2的第一输入。NOR门NO2的第二输入被耦合到OR门O1的输出。NOR门NO2的输出被提供给NOR门NO1的第二输入。
OR门O1在第一输入上接收IN1。OR门O1在第二输入上接收停止读取信号SR。当停止读取信号SR变高时，预先充电信号经由NOR门NO1和NO2被迫变高。
预先充电信号生成器116包括延迟电路140。延迟电路140包括延迟电容器C1和反相器I1-I3。延迟电容器C1主要负责预先充电延迟。在预先充电延迟旨在约为八秒的示例中，延迟电容器C1提供了约为6.5ns的延迟。可以对由电容器C1所提供的延迟进行选择性地修改。反相器I1-I3提供约为1.5ns的延迟。总的预先充电延迟约为8ns。实际上，总的预先充电延迟略大于由延迟电容器C1与反相器I1-I3所引入的延迟之和。这是因为在生成预先充电信号时涉及的其他电路部件引入了非常小的延迟量。
如先前所描述的，由于在制造集成电路中的工艺变化，由延迟电路装置140所引入的延迟可能会略大于或小于预期值。如果总延迟超出所选择的公差范围，则可能需要调整预先充电延迟。有利地，预先充电信号生成器116允许在测试期间微调预先充电延迟。
延迟电容器C1提供可调整信号延迟。由延迟电容器C1所提供的信号延迟基于延迟电容器C1的电容的值和对电容器C1进行放电的电流。该放电电流的值由晶体管T2和T3确定。在晶体管中流动的电流的值由施加到晶体管T3的栅极的第一参考电压VREF1控制。VREF1的更高的值将增加流经晶体管T2和T3的电流，从而减少对延迟电容器C1进行放电所需的时间。VREF1的较低值将减小流过晶体管T2和T3的电流，从而增加了对延迟电容器C1进行放电所需要的时间。
因而，如果测试指示预先充电延迟太短或太长，则可以通过调整参考电压VREF1的值来调整预先充电延迟。为了增加预先充电延迟，可以减小VREF1的值。为了减少预先充电延迟，可以增加VREF1的值。测试电路104可以提供控制信号以调整VREF1的值。
当IN1的值从高转换为低时，禁用NMOS晶体管T2并且启用PMOS晶体管T1。延迟电容器C1的顶部端子被快速充电到电源电压值VDD。当IN1的值从低转换为高时，禁用PMOS晶体管T1并且启用NMOS晶体管T2。延迟电容器C1的顶部端子通过NMOS晶体管T2和T3放电到接地。C1的放电比C1的充电要慢得多，这是因为参考电压VREF1会迫使小于充电电流的放电电流。
评估信号生成器118包括NAND门NA3-NA5、反相器I6-10、缓冲器B2、多路复用器MUX2、PMOS晶体管T4、NMOS晶体管N5和N6以及延迟电容器C2。当OC2被设置为0时，评估信号生成器118生成评估信号ES及其逻辑补码ESN，如在图3中示出的。
NAND门NA3在第一输入上接收振荡器控制信号OC2，并且在第二输入上接收反相器I10的输出。NA3的输出被提供给NAND门NA4的第二输入。NA4在其第一输入上接收预先充电信号PS。预先充电信号PS和振荡器控制信号OC2主要控制评估信号生成器118的功能。
MUX2的第一输入接收NAND门NA4的输出。多路复用器MUX2的第二输入从预先充电信号生成器116接收信号INT1。多路复用器MUX2在其控制输入上接收振荡器控制信号OC2。多路复用器MUX2将信号IN2输出到晶体管T4和T5的栅极。晶体管T4-T6和延迟电容器C2与关于预先充电信号生成器116所描述的晶体管T1-T3和延迟电容器C1的运转方式大致相同，除了延迟电容器C2提供了比延迟电容器C1小的延迟。附加地，晶体管T7的栅极接收第二参考电压VREF2。
通过反相器I6-I8，晶体管T4和T5的漏极端子的输出被传递到NAND门NA5的第一输入。NAND门NA5的第二输入接收信号IN2。NAND门NA5的输出被提供给缓冲器B2和反相器I9。缓冲器B2输出如在图3中示出的评估信号ES。反相器I9输出评估信号ES的逻辑补码ESN。
评估信号生成器118包括延迟电路装置142。延迟电路装置142包括延迟电容器C2和反相器I6-I8。在评估延迟旨在约为2.5ns的示例中，第二延迟电容器C2提供约为2ns的延迟。可以对由延迟电容器C2所提供的延迟进行选择性地修改。反相器I6-I8提供约为0.5ns的延迟。如上文所描述的，可以通过调整参考电压VREF2的值来调整评估延迟，就像可以通过调整VREF1来调整预先充电延迟一样。
在测试评估延迟期间，振荡器控制信号OC1和OC2被设置为1。这启用了振荡器环路122。在这种情况下，评估信号生成器生成振荡信号OS2。振荡信号OS2具有的周期大约是预先充电延迟与评估延迟之和。当启用了振荡器环路122时，振荡信号OS2被传递通过反相器I10和NAND门NA3。因为多路复用器MUX2从预先充电信号生成器INT1接收INT1，所以振荡器环路122在返回到反相器I8的输出之前包括振荡器环路120。结果是，振荡信号OS2包括预先充电延迟与评估延迟。因此，振荡信号OS2的周期大约是预先充电延迟与评估延迟之和。
虽然图4图示了通过将预先充电延迟加入到振荡器环路中来测试评估延迟的实施例，在其他实施例中可以分开地对评估延迟进行测试。振荡器环路122可以被配置为使得预先充电延迟环路不被包括在振荡器环路122中。在这种情况下，振荡信号OS2具有的周期可以大约等于评估延迟。然而，因为评估延迟相对较短，所以可能有利的是，通过从所测量的预先充电延迟与评估延迟之和中减去所测量的预先充电延迟，来间接测量评估延迟。
分频器110包括触发器F2-F5、反相器I11-I14以及多路复用器M3。触发器F2-F5和反相器I11-I14在分频器配置中被耦合在一起。多路复用器MUX3接收振荡信号OS1和OS2。多路复用器MUX3的输出被提供给触发器F2的输入。当从多路复用器MUX3的输出向触发器F2的输入提供振荡信号OS1或OS2时，触发器F5输出经分频的振荡信号DOS。经分频的振荡信号DOS具有的频率对应于振荡信号的频率除以分频比N。在图4的示例中，分频器具有的分频比为16。在其他实施例中，分频器110可以具有除了16之外的分频比。
图5图示了多个曲线图，多个曲线图包括第一振荡信号的曲线图150、第一经分频的振荡信号的曲线图152、第二振荡信号的曲线图154以及第二经分频的振荡信号的曲线图156。
参考图4和图5，在测试预先充电延迟期间，OC1被设为1，OC2被设为0，并且预先充电信号生成器116生成第一振荡信号OS1，如在图5的曲线图150中示出的。第一振荡信号OS1具有约为8ns的周期和约为123MHz的频率。如在图5的曲线图152中示出的，当OS1被提供给分频器110时，分频器生成具有频率约为7.7MHz、并且周期约为130纳秒的第一经分频的振荡信号DOS。约为130ns的周期可以充分地使I/O焊盘112中的一个I/O焊盘进行充电或放电，使得可以正确测量经分频的振荡信号的频率和周期。然后，通过将第一经分频的振荡信号的周期除以分频因子16，可以计算预先充电延迟的值。
如上文所描述的，如果计算的预先充电延迟的值在公差范围之外，则可以调整或微调预先充电延迟。测试电路104可以调整VREF1，使得延迟电容器C1根据需要被更快或更慢地放电。然后，可以再次测试预先充电延迟，并且可以再次调整VREF1，直到预先充电延迟落入选定公差范围内。
如在图5中示出的，在测试评估延迟期间，OC1和OC2二者均被设为1，并且评估信号生成器118生成第二振荡信号OS2。参考图5，第二振荡信号OS2具有的周期约为10.5ns、并且具有的频率约为95MHz。当OS2被提供给分频器110时，分频器110生成具有频率约为6MHz、并且周期约为169ns的第二经分频的振荡信号DOS。约为169ns的周期可以充分地使I/O焊盘112中的一个I/O焊盘进行充电或放电，使得可以正确测量第二经分频的振荡信号的频率和周期。然后，通过将振荡信号的周期除以分频因子16，可以计算评估延迟和预先充电延迟之和的值。然后，可以通过从计算的预先充电延迟与评估延迟之和中减去预先计算的预先充电延迟，来计算评估延迟的值。该计算给出了约为2.5ns的评估延迟。
如上文所描述的，如果计算的评估延迟所具有的值在所选择的公差范围之外，则可以调整或微调评估延迟。测试电路104可以调整VREF1，使得延迟电容器C1根据需要被更快地或更慢地放电。然后，可以再次测试评估延迟，并且可以再次调整VREF2，直到评估延迟落入所选择的公差范围内。
图6是根据一个实施例的集成电路102的框图。集成电路102包括数字控制器160、读取信号生成器108、感测放大器107、列解码器162以及存储器阵列106。
存储器阵列106包括布置在m行和n列中的多个存储器单元。存储器阵列106包括多个位线BL1-BLn，针对每列一个位线。每个位线被耦合到或被连接到在对应列中的存储器单元。存储器阵列106包括多个字线WL1-WLm，每列一个字线。每个字线被耦合到在对应行中的存储器单元。
位线BL1-Bln被耦合到列解码器162。列解码器162被耦合到感测放大器107。存在j个感测放大器。通过两个读出线，每个感测放大器耦合到列解码器162。例如，第一感测放大器被耦合到感测线SA1a，SA1b。第j感测放大器被耦合到感测线SAja，SAjb。在读取操作期间，列解码器根据将要被读取的存储器地址，将每个感测放大器连接到位线中的一个位线。感测放大器107对位线进行预先充电，并且经由读出线SA评估来自位线的数据。经由数据输出线DO1-DOj，感测放大器107输出从存储器单元读取的数据值。
读取信号生成器108将读取信号供应给感测放大器107。具体地，读取信号生成器108向每个感测放大器输出：预先充电信号PS、互补预先充电信号PSN、评估信号ES以及互补预先充电信号ESN。读取信号控制感测放大器107的操作。
数字控制器160控制读取信号生成器108。当将要从存储器阵列106读取数据时，数字控制器160控制读取信号生成器108，以生成读取信号。尽管未示出，但是数字控制器160还可以控制列解码器162，并且可以向列解码器162提供存储器地址。集成电路还可以包括行解码器，该行解码器用于在数字控制器160的控制下选择字线以进行读取操作。
尽管未在图6中示出，但是存储器阵列可以包括存取晶体管，该存取晶体管将存储器单元耦合到字线。存储器阵列还可以包括存取晶体管，存取晶体管将存储器单元耦合到位线。
在一个实施例中，存储器单元可以包括相变存储器单元。每个相变存储器单元包括材料，其相位(诸如非晶相位或结晶相位)指示储存在其中的数据的值。通过改变材料的相位，数据被写入相变存储器单元。
在一个实施例中，存储器单元包括只读存储器单元、闪存存储器单元、磁阻随机存取存储器单元(MRAM)、或其他类型的非易失性存储器单元。
存储器单元可以包括需要连续、或间歇刷新以保留所储存的数据的易失性存储器单元。易失性存储器单元可以包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、或其他类型的易失性存储器单元。
图7是根据一个实施例的过程700的流程图。在702处，使用集成电路的读取信号生成器生成第一振荡信号。在704处，使用集成电路的分频器，从第一振荡信号生成第一经分频的振荡信号。在706处，在集成电路的输出焊盘上输出第一经分频的振荡信号。
可以组合上文所描述的各种实施例以提供其他实施例。在本说明书中所提及的和/或在申请数据表中所列出的所有美国专利申请出版物和美国专利申请通过引用的方式整体并入本文。如果需要，可以修改实施例的各个方面以采用各种专利、申请和出版物的概念来提供其他实施例。
可以根据上述具体实施方式对实施例进行这些和其他改变。一般而言，在以下权利要求书中，所使用的术语不应被解释为将权利要求书限制为在说明书和权利要求书中所公开的特定实施例，而应当被解释为包括所有可能的实施例，以及这些权利要求有权享有的全部范围的等同物。因而，权利要求不受公开内容的限制。

Claims (43)

1.一种设备，包括：
存储器单元阵列；
读取信号生成器，被配置为生成控制所述存储器单元的读取操作的读取控制信号，所述读取信号生成器被配置为基于所述读取信号的特征来选择性地生成具有第一频率的振荡信号；
分频器，耦合到所述读取信号生成器，并且所述分频器被配置为从所述读取信号生成器接收所述振荡信号，并且所述分频器被配置为基于所述第一频率和所述分频器的分频比来生成具有第二频率的经分频的振荡信号；以及
输出焊盘，耦合到所述分频器，并且被配置为接收所述经分频的振荡信号。
2.根据权利要求1所述的设备，其中所述读取信号生成器被配置为使得所述读取信号响应于在第二读取信号中的转换而在逻辑电平之间转换。
3.根据权利要求2所述的设备，其中所述读取信号生成器包括延迟电路装置，所述延迟电路装置被配置为在所述第二读取信号的所述转换与所述读取信号的所述转换之间引入延迟，其中所述特征为所述延迟。
4.根据权利要求3所述的设备，其中所述振荡信号具有的周期大致等于所述延迟。
5.根据权利要求3所述的设备，其中所述第一频率基于所述延迟。
6.根据权利要求3所述的设备，其中所述读取信号生成器被配置为通过调整参考信号来调整所述延迟。
7.根据权利要求6所述的设备，其中所述延迟电路装置包括电容器，其中所述参考信号调整所述电容器的充电时间或放电时间。
8.根据权利要求1所述的设备，还包括感测放大器，耦合到所述存储器单元阵列和所述读取信号生成器，所述感测放大器被配置为在所述读取信号的控制下从所述存储器单元读取数据。
9.根据权利要求8所述的设备，其中所述存储器单元阵列包括多个位线，其中所述感测放大器被配置为经由所述位线中的一个位线，从所述存储器单元读取数据，并且其中所述读取信号是预先充电信号，所述预先充电信号被配置为使得所述感测放大器预先充电所述位线中的一个位线。
10.根据权利要求9所述的设备，其中所述特征是所述预先充电信号的预先充电延迟。
11.根据权利要求10所述的设备，其中所述第一频率大致等于所述预先充电延迟。
12.根据权利要求11所述的设备，其中所述读取信号生成器至少部分基于读取时钟信号来生成所述预先充电信号。
13.根据权利要求8所述的设备，其中所述读取信号是评估信号，所述评估信号使得所述感测放大器从所述存储器单元中的一个存储器单元读取数据。
14.根据权利要求13所述的设备，其中所述特征是评估延迟，所述评估延迟与在对所述存储器阵列的位线进行预先充电之后的所述评估信号的逻辑状态转换的延迟相对应。
15.根据权利要求14所述的设备，其中所述第一频率大致等于所述评估延迟。
16.根据权利要求15所述的设备，其中所述读取信号生成器被配置为生成与预先充电信号相对应的第二读取信号，所述预先充电信号被配置为使得所述感测放大器预先充电所述位线。
17.根据权利要求16所述的设备，其中所述第一频率大致等于所述评估延迟和所述预先充电信号的预先充电延迟之和。
18.根据权利要求1所述的设备，其中所述读取信号生成器被配置为接收振荡器控制信号，所述振荡器控制信号选择性地使得所述读取信号生成器生成所述振荡信号。
19.根据权利要求18所述的设备，其中所述振荡器控制信号使得所述读取信号生成器通过启用振荡器环路，来生成所述振荡信号。
20.根据权利要求19所述的设备，其中所述存储器单元包括相变存储器单元。
21.一种方法，包括：
使用集成电路的读取信号生成器，来生成第一振荡信号；
使用所述集成电路的分频器，从所述第一振荡信号生成第一经分频的振荡信号；以及
在所述集成电路的输出焊盘上输出所述第一经分频的振荡信号。
22.根据权利要求21所述的方法，其中生成所述第一振荡信号包括：在所述读取信号生成器中启用第一振荡器环路。
23.根据权利要求22所述的方法，还包括：响应于从所述集成电路外部的电路接收的输入而生成所述第一振荡信号。
24.根据权利要求22所述的方法，还包括：
使用所述读取信号生成器来生成第二振荡信号；
使用所述分频器，从所述第二振荡信号生成第二经分频的振荡信号；以及
在所述输出焊盘上输出所述第二经分频的振荡信号。
25.根据权利要求24所述的方法，其中生成所述第一振荡信号包括：在所述读取信号生成器中启用第二振荡器环路。
26.根据权利要求25所述的方法，其中所述第二振荡器环路包括所述第一振荡器环路的一部分。
27.根据权利要求22所述的方法，其中所述读取信号生成器被配置为生成读取信号，所述读取信号控制所述集成电路的存储器单元的读取操作。
28.根据权利要求27所述的方法，其中所述读取信号生成器包括延迟电路装置，所述延迟电路被配置为在所述读取信号中引入延迟，其中所述振荡器环路包括所述延迟电路装置。
29.根据权利要求28所述的方法，其中所述第一振荡信号具有基于所述延迟的频率。
30.根据权利要求28所述的方法，其中所述第一振荡信号的周期大致等于所述延迟。
31.根据权利要求28所述的方法，还包括：响应于从所述集成电路外部的电路接收的信号而调整所述延迟。
32.根据权利要求31所述的方法，其中调整所述延迟包括：调整电容器的充电速率或放电速率。
33.一种方法，包括：
使用集成电路的读取信号生成器，生成具有第一频率的振荡信号；
使用所述集成电路的分频器，基于所述第一频率和所述分频器的分频比，来生成具有第二频率的经分频的振荡信号；
在所述集成电路的输出焊盘上，输出所述经分频的振荡信号；
使用测试电路，经由所述输出焊盘测量所述第二频率；以及
使用所述测试电路，基于所述第二频率和所述分频比来计算所述第一频率。
34.根据权利要求33所述的方法，还包括：
从所述测试电路向所述集成电路提供控制信号；以及
响应于所述控制信号而调整所述第一频率。
35.一种集成电路，包括：
存储器单元阵列；
感测放大器，被耦合到所述存储器单元；
读取信号生成器，被耦合到所述感测放大器，并且所述读取信号生成器被配置为生成用于从所述存储器单元读取数据的第一读取信号，将所述第一读取信号传递到所述感测放大器，并且基于所述第一信号的特征来生成具有第一频率的第一振荡信号；
分频器，耦合到所述读取信号生成电路，并且所述分频器被配置为接收所述振荡信号，以及通过对所述第一振荡信号的频率进行分频，来生成具有第二频率信号的第一经分频的振荡信号；以及
输出焊盘，耦合到所述分频器，并且被配置为从所述分频器接收所述第一经分频的信号。
36.根据权利要求35所述的集成电路，其中所述存储器单元包括相变存储器单元。
37.一种集成电路，包括：
存储器阵列；
读取信号生成器，被配置为生成用于控制所述存储器阵列的读取操作的读取信号，所述读取信号生成器包括第一选择性启用的振荡器环路，所述第一选择性启用的振荡器环路被配置为当被启用时生成第一振荡信号；
分频器，耦合到所述读取信号产生电路，并且所述分频器被配置为接收所述振荡信号，以及基于所述第一频率和所述分频器的分频比来生成具有第二频率信号的第一经分频的振荡信号；以及
输出焊盘，耦合到所述分频器，并且被配置为从所述分频器接收所述第一经分频的信号。
38.根据权利要求37所述的集成电路，其中所述读取信号生成器包括第二选择性启用的振荡器环路，所述第二选择性启用的振荡器环路被配置为生成具有第三频率的第二振荡信号，其中所述分频器被配置为接收所述第二振荡信号，并且基于所述第三频率和所述分频比来生成具有第四频率的第二经分频的振荡信号，其中所述输出焊盘被配置为接收所述第二经分频的振荡信号。
39.根据权利要求38所述的集成电路，还包括多路复用器，被配置为向所述输出焊盘选择性地提供所述第一经分频的振荡器信号或所述第二经分频的振荡器信号。
40.一种方法，包括：
使用集成电路的读取信号生成器，响应性地生成第一振荡信号；
使用所述集成电路的分频器，从所述第一振荡信号生成第一经分频的振荡信号；
在所述集成电路的输出焊盘上，输出所述第一经分频的振荡信号；
从所述集成电路外部的电路接收用于调整所述第一振荡信号的频率的命令；以及
响应于所述命令而调整所述第一频率。
41.根据权利要求40所述的方法，其中所述外部电路是测试电路。
42.一种设备，包括：
读取信号生成器，被配置为生成控制存储器单元的读取操作的读取控制信号，所述读取信号生成器被配置为基于所述读取信号的特征，来选择性地生成具有第一频率的振荡信号；
分频器，耦合到所述读取信号生成器，并且所述分频器被配置为从所述读取信号生成器接收振荡信号，以及基于所述第一频率和所述分频器的分频比来生成具有第二频率的经分频的振荡信号；以及
输出焊盘，耦合到所述分频器，并且被配置为接收所述经分频的振荡信号。
43.根据权利要求42所述的设备，还包括感测放大器，所述感测放大器被配置为从所述读取信号生成器接收所述读取控制信号。
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