CN112486873B - 一种自动识别vpp地址的方法及系统 - Google Patents

一种自动识别vpp地址的方法及系统 Download PDF

Info

Publication number
CN112486873B
CN112486873B CN202011465180.2A CN202011465180A CN112486873B CN 112486873 B CN112486873 B CN 112486873B CN 202011465180 A CN202011465180 A CN 202011465180A CN 112486873 B CN112486873 B CN 112486873B
Authority
CN
China
Prior art keywords
pwm
cpld
mainboard
connector
end connector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011465180.2A
Other languages
English (en)
Other versions
CN112486873A (zh
Inventor
程子强
田东顺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Inspur Intelligent Technology Co Ltd
Original Assignee
Suzhou Inspur Intelligent Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Inspur Intelligent Technology Co Ltd filed Critical Suzhou Inspur Intelligent Technology Co Ltd
Priority to CN202011465180.2A priority Critical patent/CN112486873B/zh
Publication of CN112486873A publication Critical patent/CN112486873A/zh
Application granted granted Critical
Publication of CN112486873B publication Critical patent/CN112486873B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Abstract

本发明提供一种自动识别VPP地址的方法及系统，均：在主板端连接器上配设有第一在位识别PIN；在背板端连接器上配设有与第一在位识别PIN配合使用的第二在位识别PIN；第二在位识别PIN在背板端接地；第一在位识别PIN在主板端连接上拉电阻并接入主板端CPLD；主板端CPLD被配置为，在第一在位识别PIN反馈低电平时，通过预先在主板端连接器设定的1pin传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；主板端CPLD被配置为,在第一在位识别PIN反馈高电平时，禁止传输PWM信号给背板端CPLD；背板端CPLD被配置为，用于依据主板端CPLD发来的PWM信号查表找到对应的VPP地址和CPU编号。本发明用于解决VPP地址配置不灵活、PIN占用过多的问题。

Description

一种自动识别VPP地址的方法及系统
技术领域
本发明涉及服务器领域，具体涉及一种自动识别VPP地址的方法及系统。
背景技术
目前服务器市场中NVMe(Non-Volatile Memory express)SSD取代传统SATA SSD/HDD的趋势已愈发明显。由于服务器对可维护性等方面的需求，用于插接NVMe SSD的背板端需要通过LED来显示对应接口上的NVMe SSD的Active、Locate、Error三种状态。该点灯方案的实现原理为：PCIe的Root Complex端(即CPU)通过两线制的VPP(Virtual pin port)总线与背板上的CPLD芯片相连，背板CPLD的功能是模拟PCA9555 IO Expander的I2C表现，与CPU通信，告知NVME在位状态Present并接收Locate/Error信息进行点灯。VPP实际上是一组host smbus，8bit数据代表1个port。原则上CPLD模拟的每个PCA9555(PCA9555为16bit的IOExpander)可传递两个port的信息，即可以给2个NVME硬盘点灯。VPP与CPLD正常通信很重要的一点是，需要保证CPU PCIe Port、VPP address、CPLD模拟9555address三者的对应关系。BIOS可通过VPP_INDEX寄存器设定PCIe port的VPP address及该port对应模拟9555的高8bit还是低8bit。而正确设定CPLD模拟9555的address，需要背板知道某个盘位是接到哪个PCIe port上。
CPU的VPP address是一样的，在多路CPU应用的场合，还需要区分VPP来自于哪个CPU，就需要增加strap pin，如2路CPU就需要增加1个strap pin，4路CPU需要增加2个strappin，8路CPU的话就需要3个strap pin。这些strap pin都需要告知背板CPLD，背板CPLD才能识别VPP信号，进行点灯。
通常的做法有两种，一种做法是，在背板的NVME SSD与CPU的PCIe port的对应关系是固定的且是已知的时，在背板端增加1个拨码开关，拨码开关的信号也连到背板CPLD，需要通过人工拨码来指示VPP address和CPU number。这种做法比较简单，但是缺点也很明显，在量产时很不方便，每个背板都需要人工拨码，不仅效率低，且容易出错。另一种做法是，将上述strap pin信号通过主板端连接器经由线缆传递至背板，如此则不需要人工干预即可自动的识别strap pin。但是当前主板端连接器，比如通常选择使用的slimline或者MCIO高速连接器，连接器高速部分用来走x8的PCIe信号，sideband部分用来走100M差分clock、I2C等，还需要用来识别PCIe的带宽，如果再增加VPP address和CPU number的strappin的话，连接器的PIN数通常不够。而额外增加连接器，则需要在每个主板端连接器，比如slimline或者MCIO连接器旁边再增加1个strap pin的连接器，不但增加了成本，而且占用PCB的走线空间。如图1所示，以2路CPU通过Slimline/MCIO连接器设置VPP address方案为例进行说明。因为必须将PCIE高速信号从主板连接到背板，所以通常选择在主板和背板放置slimline/MCIO高速连接器，然后通过线缆连接。如图1所示，在slimline/MCIO的高速部分走PCIE高速信号，在sideband部分走VPP address和CPU number的strap pin。在背板端strap pin都接上拉电阻，并将信号接到背板CPLD。在主板端将strap pin接地表示“0”，将strap pin悬空表示“1”，会根据PCIe port的VPP address的分配情况，将strap pin设置为不同的0和1组合。这样在背板插入slimline/MCIO连接器，连接好线缆上电之后，背板CPLD就可以根据strap pin的情况确定了VPP address和CPU number，就可以解析出VPP中正确地址的信号，进行点灯。可见上述第二种做法，需要额外增加连接器，且需要在每个主板连接器，比如图1中的Slimline/MCIO连接器旁边再增加1个strap pin的连接器，不但增加了成本，而且占用PCB的走线空间。
为此，本发明提供一种自动识别VPP地址的方法及系统，用于解决上述问题。
发明内容
针对现有技术的上述不足，本发明提供一种自动识别VPP地址的方法及系统，用于解决VPP地址配置不灵活、PIN占用过多的问题。
第一方面，本发明提供一种自动识别VPP地址的方法，该方法基于主板端CPLD、背板端CPLD、主板端连接器和背板端连接器，其中:主板端连接器和背板端连接器配合使用；主板端CPLD和背板端CPLD，能够通过上述主板端连接器、背板端连接器相连；主板端连接器上配设有主板端连接器在位识别PIN，记为第一在位识别PIN；第一在位识别PIN在主板端连接上拉电阻并接入主板端CPLD；背板端连接器上配设有用于与第一在位识别PIN配合使用的背板端连接器在位识别PIN，记为第二在位识别PIN；第二在位识别PIN在背板端接地；
该自动识别VPP地址的方法包括：
主板端CPLD接收第一在位识别PIN反馈的电平信号，并且:在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器的sideband部分设定的1pin，传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；在第一在位识别PIN反馈的电平信号为高电平时，禁止通过上述预先在主板端连接器的sideband部分设定的1pin，传输上述预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；
背板端CPLD依据主板端CPLD发来的PWM信号计算对应的PWM占空比或PWM频率，并根据该计算得到的PWM占空比或PWM频率查找预先设置的第一VPP地址配置表，得到对应的VPP地址和CPU编号。
进一步地，主板端每一个主板端连接器上均配设有一个所述的第一在位识别PIN；主板端每一个主板端连接器的sideband部分均预先设定1pin，用于传输预先设定的与其对应的主板端连接器所连接的PCIe Port相对应的PWM信号给背板端CPLD；背板端每一个背板端连接器上均配设有一个所述的第二在位识别PIN。
进一步地，所述的主板端连接器和所述的背板端连接器，均采用Slimline连接器或MCIO连接器。
进一步地，主板端CPLD内配置有与所述第一VPP地址配置表相同的配置表，记为第二VPP地址配置表；
主板端CPLD在第一在位识别PIN反馈的电平信号为低电平时，通过所述预先在主板端连接器的sideband部分设定的1pin，传输预先设定的与该主板端连接器连接的PCIePort相对应的PWM信号给背板端CPLD，具体方法为：
主板端CPLD在主板端连接器的第一在位识别PIN反馈的电平信号为低电平时，通过查询所述第二VPP地址配置表找到与该主板端连接器连接的PCIe port相对应的PWM占空比或者PWM频率，然后依据该查询到的PWM占空比或者PWM频率将对应的PWM信号通过所述预先在主板端连接器的sideband部分设定的1pin发送到背板端CPLD。
进一步地，所述第二VPP地址配置表中的字段包括CPU number、VPP address以及PWM的占空比和频率，所述CPU number、VPP address依次对应CPU编号、VPP地址，第二VPP地址配置表中CPU number、VPP address与PWM的占空比和频率之间的配置方案为以下三种配置方案中的任意一种：(1)配置该表中各PWM的频率为固定值且相等，配置该表中各PWM的占空比的值全不相同，并将该表中CPU number、VPP address与PWM的占空比建立一一对应关系；
(2)配置该表中各PWM的占空比为固定值且相等，配置该表中各PWM的频率的值全不相同，并将该表中CPU number、VPP address与PWM的频率建立一一对应关系；
(3)配置该表中各PWM的比较项为全不相等，并将该表中CPU number、VPP address与PWM的比较项建立一一对应关系，其中PWM的比较项为PWM的占空比和频率。
第二方面，本发明提供一种自动识别VPP地址的系统，该系统包括主板端CPLD、背板端CPLD、主板端连接器和背板端连接器，主板端连接器和背板端连接器配合使用；主板端CPLD和背板端CPLD，能够通过上述主板端连接器、背板端连接器相连；
主板端连接器上配设有主板端连接器在位识别PIN，记为第一在位识别PIN；第一在位识别PIN在主板端连接上拉电阻并接入主板端CPLD；
背板端连接器上配设有用于与第一在位识别PIN配合使用的主板端连接器在位识别PIN，记为第二在位识别PIN；第二在位识别PIN在背板端接地；
主板端CPLD被配置为，用于在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器的sideband部分设定的1pin，传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；
主板端CPLD还被配置为，用于在第一在位识别PIN反馈的电平信号为高电平时，禁止通过所述预先在主板端连接器的sideband部分设定的1pin，传输上述预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；
背板端CPLD被配置为，用于依据主板端CPLD发来的PWM信号计算对应的PWM占空比或PWM频率，然后根据计算得到的PWM占空比或PWM频率查找预先设置的第一VPP地址配置表，得到对应的VPP地址和CPU编号。
进一步地，主板端每一个主板端连接器上均配设有一个所述的第一在位识别PIN；主板端每一个主板端连接器的sideband部分均预先设定1pin，用于传输预先设定的与其对应的主板端连接器所连接的PCIe Port相对应的PWM信号给背板端CPLD；背板端每一个背板端连接器上均配设有一个所述的第二在位识别PIN。
进一步地，所述的主板端连接器和所述的背板端连接器，均采用Slimline连接器或MCIO连接器。
进一步地，主板端CPLD内配置有与所述第一VPP地址配置表相同的配置表，记为第二VPP地址配置表；
主板端CPLD在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器的sideband部分设定的1pin,传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD，具体包括：
主板端CPLD在主板端连接器的第一在位识别PIN反馈的电平信号为低电平时，通过查询所述第二VPP地址配置表找到与该主板端连接器连接的PCIe port相对应的PWM占空比或者PWM频率，然后依据该查询到的PWM占空比或者PWM频率将对应的PWM信号通过所述预先在主板端连接器的sideband部分设定的1pin发送到背板端CPLD。
进一步地，所述第二VPP地址配置表中的字段包括CPU number、VPP address以及PWM的占空比和频率，所述CPU number、VPP address依次对应CPU编号、VPP地址，第二VPP地址配置表中CPU number、VPP address与PWM的占空比和频率之间的配置方案为以下三种配置方案中的任意一种：(1)配置第二VPP地址配置表中各PWM的频率为固定值且相等，配置第二VPP地址配置表中各PWM的占空比的值全不相同，并将第二VPP地址配置表中CPU number、VPP address与PWM的占空比建立一一对应关系；(2)配置第二VPP地址配置表中各PWM的占空比为固定值且相等，配置第二VPP地址配置表中各PWM的频率的值全不相同，并将第二VPP地址配置表中CPU number、VPP address与PWM的频率建立一一对应关系；(3)配置第二VPP地址配置表中各PWM的比较项为全不相等，并将第二VPP地址配置表中CPU number、VPPaddress与PWM的比较项建立一一对应关系，其中PWM的比较项为PWM的占空比和频率
本发明的有益效果在于，
(1)本发明提供的自动识别VPP地址的方法及系统，使在主板端具有PWM识别作用，有助于在背板端的背板端连接器连接到主板端的主板端连接器时，可自动识别到VPP地址，无需人工干预，可见一定程度上有助于提高VPP地址配置的灵活性，提高工作效率，还有助于避免人工干预出错。
(2)本发明提供的自动识别VPP地址的方法及系统，主板端每一个主板端连接器上均配设有一个所述的第一在位识别PIN，主板端每一个主板端连接器的sideband部分均预先设定1pin用于传输预先设定的与其对应的主板端连接器所连接的PCIe Port相对应的PWM信号给背板端CPLD，背板端每一个背板端连接器上均配设有一个所述的第二在位识别PIN，可见在主板端每个连接器(即主板端连接器)均有PWM识别，有助于确保背板端无论连接到主板端哪个主板端连接器，均可以识别到VPP地址信息，无需人工干预，可见一定程度上有助于提高工作效率，并有助于避免人工干预出错。
(3)本发明提供的自动识别VPP地址的方法及系统，采用1线(1pin)PWM信号传递VPP地址信息，不会过多的占用主板端连接器过多的PIN，避免连接器PIN不足。
(4)本发明提供的自动识别VPP地址的方法及系统，均基于主板端CPLD、背板端CPLD、主板端连接器和背板端连接器，主板端CPLD、背板端CPLD、主板端连接器和背板端连接器均可基于原有的服务器硬件架构，无需增加额外的硬件投入，一定程度上有助于降低成本。
(5)本发明提供的自动识别VPP地址的方法及系统，主板端CPLD均可根据主板与背板线缆是否连接来决定是否发送PWM信号，避免主板端连接器在无背板端连接的情况下也产生PWM信号，一定程度上有助于节省电力资源。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中以2路CPU通过Slimline/MCIO连接器设置VPP address方案的原理性框图示意图。
图2是现有slimline连接器的PIN序的一个实施例的示意图。
图3是本发明一个实施例的系统的示意性原理图，也是本发明所述方法的一个应用电路的示意性原理图。
其中：1-主板端CPLD，2-上拉电阻，3-主板端连接器，4-背板端连接器，5-背板端CPLD。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明提供一种自动识别VPP地址的方法，该方法基于主板端CPLD1、背板端CPLD5、主板端连接器3和背板端连接器4，其中：
主板端连接器3和背板端连接器4配合使用；主板端CPLD1和背板端CPLD5，能够通过上述主板端连接器3、背板端连接器4相连；
主板端连接器3上配设有主板端连接器在位识别PIN，记为第一在位识别PIN；第一在位识别PIN在主板端连接上拉电阻2并接入主板端CPLD1；
背板端连接器4上配设有与第一在位识别PIN配合使用的背板端连接器在位识别PIN，记为第二在位识别PIN；第二在位识别PIN在背板端接地。
具体地，该自动识别VPP地址的方法包括：
主板端CPLD1接收第一在位识别PIN反馈的电平信号，并且:在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器3的sideband部分设定的1pin，传输预先设定的与该主板端连接器3连接的PCIe Port相对应的PWM信号给背板端CPLD；在第一在位识别PIN反馈的电平信号为高电平时，禁止通过上述预先在主板端连接器3的sideband部分设定的1pin，传输上述预先设定的与该主板端连接器3连接的PCIe Port相对应的PWM信号给背板端CPLD；
背板端CPLD5依据主板端CPLD1发来的PWM信号计算对应的PWM占空比或PWM频率，并根据计算所得的PWM占空比或PWM频率查找预先设置的第一VPP地址配置表，得到对应的VPP地址和CPU编号。
其中，在主板(对应主板端)与背板(对应背板端)连接线缆通过主板端连接器3和背板端连接器4连接后，主板端连接器3上的第一在位识别PIN与背板端连接器4上的第二在位识别PIN之间导通，主板端连接器3上的第一在位识别PIN反馈给主板端CPLD1的电平信号为低电平；在主板与背板线缆未连接主板端连接器3和背板端连接器4时，主板端连接器3上的第一在位识别PIN与背板端连接器4上的第二在位识别PIN之间断路，主板端连接器3上的第一在位识别PIN反馈给主板端CPLD1的电平信号为高电平。基于此，主板端CPLD1基于主板端连接器3上第一在位识别PIN反馈的电平信号的高低，检测主板与背板线缆是否连接。
可选地，作为本发明的一个实施例，主板端每一个主板端连接器3上均配设有一个所述的第一在位识别PIN，主板端每一个主板端连接器3的sideband部分均预先设定1pin用于传输预先设定的与其对应的主板端连接器3所连接的PCIe Port相对应的PWM信号给背板端CPLD，背板端每一个背板端连接器4上均配设有一个所述的第二在位识别PIN。相对应地，在本实施例中，主板端每一个主板端连接器3上的第一在位识别PIN，均在主板端连接上拉电阻并接入主板端CPLD1；背板端每一个背板端连接器4上所配设的第二在位识别PIN，均在背板端接地。
可选地，作为本发明的一个实施例，所述的主板端连接器3和所述的背板端连接器4，均采用Slimline连接器或MCIO连接器。
在本实施例中，为了减少主板端Silmline连接器PIN的占用，本方法中采用1PINPWM信号来发送VPP address(VPP地址)和CPU number(CPU编号)信息。具体地，从主板端每个Silmline连接器的sideband部分选定1PIN(即从主板端每个Silmline连接器的sideband部分选定一个PIN脚)，用来传送PWM信号，并且：在主板端，该PWM信号来自主板端CPLD1、(该PWM信号)另一端连接至Silmline连接器上选定的PIN上(比如连接至Silmline连接器的引脚B9上)；在背板端(本实施例中为NVME背板)，所述PWM信号一端连接至背板端Silmline连接器的对应的PIN(比如A9)，另一端连接至背板端CPLD5。主板端的Silmline连接器和背板端的Silmline连接器之间采用高速cable互联。
图3为本发明所述自动识别VPP地址的方法的一个应用电路的示意性原理图。该应用电路以2路CPU(CPU0和CPU1)通过Slimline连接器设置VPP address。
在该应用电路中，主板端(对应图3中的MB，MB为主板)的每一个主板端连接器3均采用Slimline连接器，背板端(对应图3中的NVME BP，NVME BP为NVME背板)的每一个背板端连接器4均采用Slimline连接器。本实施例中所涉及的Slimline连接器的PIN(引脚)序的一个实施例的示意图如图2所示。如图3所示，在主板端，各Silmline连接器上均置有主板端连接器在位识别PIN，每个主板端连接器在位识别PIN各自对应一个在位识别信号CABLEx_PRSNT_N，信号CABLEx_PRSNT_N在背板端接地，在主板端接上拉电阻2并同时连接到主板端CPLD1(对应图3中MB上的CPLD)。对于主板端的每一个Silmline连接器来说，均有：当主板端的Silmline连接器未通过线缆与背板端的Silmline连接器相连接时，该主板端的Silmline连接器对应的在位识别信号CABLEx_PRSNT_N为高电平；当背板端的Silmline连接器通过线缆接入主板端的Silmline连接器后，主板端的Silmline连接器对应的在位信号CABLEx_PRSNT_N为低电平。
可选地，作为本发明的一个实施例，主板端CPLD1内配置有与所述第一VPP地址配置表完全相同的配置表，记为第二VPP地址配置表。
在本实施例中，所述第二VPP地址配置表中的字段包括CPU number、VPP address以及PWM的占空比和频率，所述CPU number、VPP address依次对应CPU编号、VPP地址，第二VPP地址配置表中字段CPU number、VPP address与PWM的占空比和频率之间的配置方案为以下三种配置方案中的任意一种：
(1)配置方案一：配置该表中各PWM的占空比为固定值且相等，并将该表中CPUnumber、VPP address与PWM的占空比建立一一对关系；
(2)配置方案二：配置该表中各PWM的频率为固定值且相等，并将该表中CPUnumber、VPP address与PWM的频率建立一一对应关系；
(3)配置方案三：配置该表中各PWM的比较项为全不相等，并将该表中CPU number、VPP address与PWM的比较项建立一一对应关系，其中PWM的比较项为PWM的占空比和频率。
主板端CPLD1在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器3的sideband部分设定的1pin(下简称为“目标pin”)，传输预先设定的与该主板端连接器3连接的PCIe Port相对应的PWM信号给背板端CPLD5，具体方法为：
主板端CPLD1在主板端连接器3的第一在位识别PIN反馈的电平信号为低电平时，通过查询VPP地址配置表找到与该主板端连接器3连接的PCIe port相对应的PWM占空比和/或PWM频率(具体地：在第二VPP地址配置表基于上述配置方案一时，通过查询第二VPP地址配置表找到与该主板端连接器3连接的PCIe port相对应的PWM占空比；在第二VPP地址配置表基于上述配置方案二时，通过查询第二VPP地址配置表找到与该主板端连接器3连接的PCIe port相对应的PWM的频率；在第二VPP地址配置表基于上述配置方案三时，通过查询第二VPP地址配置表找到与该主板端连接器3连接的PCIe port相对应的PWM的比较项)，然后依据查询结果将(查询结果)对应的PWM信号通过所述的目标pin发送到背板端CPLD5。
为清楚说明本方法，下面结合图3，以Whitley平台为例对本方法进行说明，具体如下：
1)从主板端和背板端的每个Silmline连接器的sideband部分分别选定1PIN，用来传送PWM信号。
在主板端，所述PWM信号来自主板端CPLD1，信号另一端连接至Silmline的PIN上(比如B9)。
在NVME背板端，所述PWM信号一端连接至Silmline的对应PIN(比如A9)，另一端连接至背板端CPLD5。主板端连接器3和背板端连接器4之间采用高速cable互联。
2)如表1所示，在Intel Whitley平台BIOS通过VPP_INDEX寄存器设定好PCIe port的VPP address。然后将各PCIe port对应的CPU number、VPP address及PWM信号建立一一对应关系。建立方法可以采用以下三种方案中任意一种：方案一，固定PWM的频率(PWMFrequency)，将CPU number、VPP address与PWM的占空比(PWM Duty)建立一一对应关系，PWM占空比的分配原则为不重复，同时具有一定的分辨率，不容易混淆，比如有n种VPPaddress，占空比分辨率Δduty＝100/(n+1)。方案二，固定PWM的占空比，将各PCIe port对应的CPU number、VPP address及PWM的频率建立一一对应关系，PWM频率的分配原则可以为低于主板端CPLD1计时器的分辨率，同时具有设定的分辨率，不容易混淆。方案三：为PWM的占空比和频率都可变(即PWM的占空比的取值不唯一，PWM的频率的取值不唯一)，其中在本实施例中，表1基于上述方案三，PWM的占空比全不相等、PWM的频率全不相等，对应有PWM的比较项全不相同。
表1 Whitley平台VPP address与PWM对应表示例
Figure BDA0002833868820000131
Figure BDA0002833868820000141
3)本发明按照PCIe port分配VPP address，在主板和背板的CPLD中各自维护一张PCIe port、PWM与VPP address的对应表。具体地，将上述表1中PCIe port、VPP address、PWM的对应关系维护进主板端CPLD1和背板端CPLD5的寄存器，各自形成一个映射表，在背板端记为第一VPP地址配置表，在主板端记为第二VPP地址配置表。表1中PCIe port与主板端连接器3一一对应。
4)使用时，当主板端Silmline连接器上没有线缆连接时，在位信号CABLEx_PRSNT_N为高电平；当主板端Silmline连接器上有线缆连接时，在位信号CABLEx_PRSNT_N为低电平。这样主板端CPLD1即可根据电平状态，识别对应Slimline连接器是否被使用，线缆是否连接。
主板端CPLD1在识别到主板端某个Silmline连接器有线缆连接背板时，会持续产生与该Slimline连接器连接的PCIe Port对应的PWM信号传给背板端CPLD5，具体地：
主板端CPLD1在识别到主板端某个Silmline连接器(简称为Silmline连接器A)有线缆连接背板时，即主板端CPLD1在Silmline连接器A的第一在位识别PIN反馈的电平信号为低电平时，通过查表(第二VPP地址配置表)找到Silmline连接器A所连接的PCIe port所对应的PWM占空比或者频率，然后将找到的占空比或者频率对应的PWM信号通过Silmline连接器A在上述1)中选定的1PIN发送到背板端CPLD5。
5)背板端CPLD5接收到主板端CPLD1发送来的PWM信号后，采样计算出PWM的占空比或频率，然后根据计算出的占空比或频率去查表(第一VPP地址配置表)，找到(该接收到PWM信号)对应的VPP address和CPU number。
然后，背板端CPLD5即可根据查表找到的VPP address、CPU number，解析出对应的VPP信息去点灯。
6)当主板端CPLD1识别到各主板端连接器3上均没有线缆连接时，不会产生任何PWM信号，有助于节省CPLD资源。
如图3所示，本发明提供的自动识别VPP地址的系统，包括主板端CPLD1、背板端CPLD5、主板端连接器3和背板端连接器4，主板端连接器3和背板端连接器4配合使用；主板端CPLD1和背板端CPLD5，能够通过上述主板端连接器3、背板端连接器4相连；
主板端连接器3上配设有主板端连接器3在位识别PIN，记为第一在位识别PIN；第一在位识别PIN在主板端连接上拉电阻2并接入主板端CPLD1；
背板端连接器4上配设有用于与第一在位识别PIN配合使用的主板端连接器3在位识别PIN，记为第二在位识别PIN；第二在位识别PIN在背板端接地；
主板端CPLD1被配置为，用于在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器3的sideband部分设定的1pin，传输预先设定的与该主板端连接器3连接的PCIe Port相对应的PWM信号给背板端CPLD5；
主板端CPLD1还被配置为，用于在第一在位识别PIN反馈的电平信号为高电平时，禁止通过所述预先在主板端连接器3的sideband部分设定的1pin，传输上述预先设定的与该主板端连接器3连接的PCIe Port相对应的PWM信号给背板端CPLD5；
背板端CPLD5被配置为，用于依据主板端CPLD1发来的PWM信号计算对应的PWM占空比或PWM频率，然后根据计算得到的PWM占空比或PWM频率查找预先设置的第一VPP地址配置表，得到对应的VPP地址和CPU编号。
可选地，作为本发明的一个实施例，主板端每一个主板端连接器3上均配设有一个所述的第一在位识别PIN，主板端每一个主板端连接器3的sideband部分均预先设定1pin用于传输与其对应的主板端连接器3所连接的PCIe Port相对应的PWM信号给背板端CPLD5上；背板端每一个背板端连接器4上均配设有一个所述的第二在位识别PIN。
可选地，作为本发明的一个实施例，所述的主板端连接器3和所述的背板端连接器4，均采用Slimline连接器或MCIO连接器。
可选地，作为本发明的一个实施例，主板端CPLD1内配置有与所述第一VPP地址配置表相同的配置表，记为第二VPP地址配置表；
主板端CPLD1在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器3的sideband部分设定的1pin,传输预先设定的与该主板端连接器3连接的PCIePort相对应的PWM信号给背板端CPLD5，具体包括：
主板端CPLD1在主板端连接器3的第一在位识别PIN反馈的电平信号为低电平时，通过查询所述第二VPP地址配置表找到与该主板端连接器3连接的PCIe port相对应的PWM占空比或者PWM频率，然后依据该查询到的PWM占空比或者PWM频率将对应的PWM信号通过所述预先在主板端连接器3的sideband部分设定的1pin发送到背板端CPLD5。
可选地，作为本发明的一个实施例，所述第二VPP地址配置表中的字段包括CPUnumber、VPP address以及PWM的占空比和频率，所述CPU number、VPP address依次对应CPU编号、VPP地址，第二VPP地址配置表中CPU number、VPP address与PWM的占空比和频率之间的配置方案为以下三种配置方案中的任意一种：(1)配置第二VPP地址配置表中各PWM的频率为固定值且相等，配置第二VPP地址配置表中各PWM的占空比的值全不相同，并将第二VPP地址配置表中CPU number、VPP address与PWM的占空比建立一一对应关系；(2)配置第二VPP地址配置表中各PWM的占空比为固定值且相等，配置第二VPP地址配置表中各PWM的频率的值全不相同，并将第二VPP地址配置表中CPU number、VPP address与PWM的频率建立一一对应关系；(3)配置第二VPP地址配置表中各PWM的比较项为全不相等，并将第二VPP地址配置表中CPU number、VPP address与PWM的比较项建立一一对应关系，其中PWM的比较项为PWM的占空比和频率。
本说明书中各个实施例之间相同相似的部分互相参见即可。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种自动识别VPP地址的方法，其特征在于，该方法基于主板端CPLD、背板端CPLD、主板端连接器和背板端连接器，其中:主板端连接器和背板端连接器配合使用；主板端CPLD和背板端CPLD，能够通过上述主板端连接器、背板端连接器相连；主板端连接器上配设有主板端连接器在位识别PIN，记为第一在位识别PIN；第一在位识别PIN在主板端连接上拉电阻并接入主板端CPLD；背板端连接器上配设有用于与第一在位识别PIN配合使用的背板端连接器在位识别PIN，记为第二在位识别PIN；第二在位识别PIN在背板端接地；
该自动识别VPP地址的方法包括：
主板端CPLD接收第一在位识别PIN反馈的电平信号，并且:在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器的sideband部分设定的1pin，传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；在第一在位识别PIN反馈的电平信号为高电平时，禁止通过上述预先在主板端连接器的sideband部分设定的1pin，传输上述预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；
背板端CPLD依据主板端CPLD发来的PWM信号计算对应的PWM占空比或PWM频率，并根据该计算得到的PWM占空比或PWM频率查找预先设置的第一VPP地址配置表，得到对应的VPP地址和CPU编号。
2.根据权利要求1所述的自动识别VPP地址的方法，其特征在于，主板端每一个主板端连接器上均配设有一个所述的第一在位识别PIN；主板端每一个主板端连接器的sideband部分均预先设定1pin，用于传输预先设定的与其对应的主板端连接器所连接的PCIe Port相对应的PWM信号给背板端CPLD；背板端每一个背板端连接器上均配设有一个所述的第二在位识别PIN。
3.根据权利要求1所述的自动识别VPP地址的方法，其特征在于，所述的主板端连接器和所述的背板端连接器，均采用Slimline连接器或MCIO连接器。
4.根据权利要求1所述的自动识别VPP地址的方法，其特征在于，主板端CPLD内配置有与所述第一VPP地址配置表相同的配置表，记为第二VPP地址配置表；
主板端CPLD在第一在位识别PIN反馈的电平信号为低电平时，通过所述预先在主板端连接器的sideband部分设定的1pin，传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD，具体方法为：
主板端CPLD在主板端连接器的第一在位识别PIN反馈的电平信号为低电平时，通过查询所述第二VPP地址配置表找到与该主板端连接器连接的PCIe port相对应的PWM占空比或者PWM频率，然后依据该查询到的PWM占空比或者PWM频率将对应的PWM信号通过所述预先在主板端连接器的sideband部分设定的1pin发送到背板端CPLD。
5.根据权利要求4所述的自动识别VPP地址的方法，其特征在于，所述第二VPP地址配置表中的字段包括CPU number、VPP address以及PWM的占空比和频率，所述CPU number、VPPaddress依次对应CPU编号、VPP地址，第二VPP地址配置表中CPU number、VPP address与PWM的占空比和频率之间的配置方案为以下三种配置方案中的任意一种：(1)配置该表中各PWM的频率为固定值且相等，配置该表中各PWM的占空比的值全不相同，并将该表中CPUnumber、VPP address与PWM的占空比建立一一对应关系；
(2)配置该表中各PWM的占空比为固定值且相等，配置该表中各PWM的频率的值全不相同，并将该表中CPU number、VPP address与PWM的频率建立一一对应关系；
(3)配置该表中各PWM的比较项为全不相等，并将该表中CPU number、VPP address与PWM的比较项建立一一对应关系，其中PWM的比较项为PWM的占空比和频率。
6.一种自动识别VPP地址的系统，其特征在于，该系统包括主板端CPLD、背板端CPLD、主板端连接器和背板端连接器，主板端连接器和背板端连接器配合使用；主板端CPLD和背板端CPLD，能够通过上述主板端连接器、背板端连接器相连；
主板端连接器上配设有主板端连接器在位识别PIN，记为第一在位识别PIN；第一在位识别PIN在主板端连接上拉电阻并接入主板端CPLD；
背板端连接器上配设有用于与第一在位识别PIN配合使用的主板端连接器在位识别PIN，记为第二在位识别PIN；第二在位识别PIN在背板端接地；
主板端CPLD被配置为，用于在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器的sideband部分设定的1pin，传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；
主板端CPLD还被配置为，用于在第一在位识别PIN反馈的电平信号为高电平时，禁止通过所述预先在主板端连接器的sideband部分设定的1pin，传输上述预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD；
背板端CPLD被配置为，用于依据主板端CPLD发来的PWM信号计算对应的PWM占空比或PWM频率，然后根据计算得到的PWM占空比或PWM频率查找预先设置的第一VPP地址配置表，得到对应的VPP地址和CPU编号。
7.根据权利要求6所述的自动识别VPP地址的系统，其特征在于，主板端每一个主板端连接器上均配设有一个所述的第一在位识别PIN，主板端每一个主板端连接器的sideband部分均预先设定1pin用于传输与其对应的主板端连接器所连接的PCIe Port相对应的PWM信号给背板端CPLD上；背板端每一个背板端连接器上均配设有一个所述的第二在位识别PIN。
8.根据权利要求6所述的自动识别VPP地址的系统，其特征在于，所述的主板端连接器和所述的背板端连接器，均采用Slimline连接器或MCIO连接器。
9.根据权利要求6所述的自动识别VPP地址的系统，其特征在于，主板端CPLD内配置有与所述第一VPP地址配置表相同的配置表，记为第二VPP地址配置表；
主板端CPLD在第一在位识别PIN反馈的电平信号为低电平时，通过预先在主板端连接器的sideband部分设定的1pin,传输预先设定的与该主板端连接器连接的PCIe Port相对应的PWM信号给背板端CPLD，具体包括：
主板端CPLD在主板端连接器的第一在位识别PIN反馈的电平信号为低电平时，通过查询所述第二VPP地址配置表找到与该主板端连接器连接的PCIe port相对应的PWM占空比或者PWM频率，然后依据该查询到的PWM占空比或者PWM频率将对应的PWM信号通过所述预先在主板端连接器的sideband部分设定的1pin发送到背板端CPLD。
10.根据权利要求9所述的自动识别VPP地址的系统，其特征在于，所述第二VPP地址配置表中的字段包括CPU number、VPP address以及PWM的占空比和频率，所述CPU number、VPP address依次对应CPU编号、VPP地址，第二VPP地址配置表中CPU number、VPP address与PWM的占空比和频率之间的配置方案为以下三种配置方案中的任意一种：(1)配置第二VPP地址配置表中各PWM的频率为固定值且相等，配置第二VPP地址配置表中各PWM的占空比的值全不相同，并将第二VPP地址配置表中CPU number、VPP address与PWM的占空比建立一一对应关系；(2)配置第二VPP地址配置表中各PWM的占空比为固定值且相等，配置第二VPP地址配置表中各PWM的频率的值全不相同，并将第二VPP地址配置表中CPU number、VPPaddress与PWM的频率建立一一对应关系；(3)配置第二VPP地址配置表中各PWM的比较项为全不相等，并将第二VPP地址配置表中CPU number、VPP address与PWM的比较项建立一一对应关系，其中PWM的比较项为PWM的占空比和频率。
CN202011465180.2A 2020-12-14 2020-12-14 一种自动识别vpp地址的方法及系统 Active CN112486873B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011465180.2A CN112486873B (zh) 2020-12-14 2020-12-14 一种自动识别vpp地址的方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011465180.2A CN112486873B (zh) 2020-12-14 2020-12-14 一种自动识别vpp地址的方法及系统

Publications (2)

Publication Number Publication Date
CN112486873A CN112486873A (zh) 2021-03-12
CN112486873B true CN112486873B (zh) 2022-06-21

Family

ID=74917916

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011465180.2A Active CN112486873B (zh) 2020-12-14 2020-12-14 一种自动识别vpp地址的方法及系统

Country Status (1)

Country Link
CN (1) CN112486873B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114328314A (zh) * 2021-12-31 2022-04-12 华勤通讯香港有限公司 一种位址自动获取方法、装置、终端设备及存储介质
CN114756484B (zh) * 2022-04-30 2023-08-04 苏州浪潮智能科技有限公司 一种背板与主板连接端口识别系统、方法和服务器
CN116150073B (zh) * 2023-04-21 2023-12-15 杭州鸿钧微电子科技有限公司 PCIe通道拆分自动识别电路与方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109583032B (zh) * 2018-11-01 2022-02-18 郑州云海信息技术有限公司 一种背板端vpp地址配置电路及其设计方法

Also Published As

Publication number Publication date
CN112486873A (zh) 2021-03-12

Similar Documents

Publication Publication Date Title
CN112486873B (zh) 一种自动识别vpp地址的方法及系统
MX2012014354A (es) Sistemas y metodos para particion dinamica de compilacion multienlace.
CN104067248A (zh) 用于根据不同协议的信号的复用器
CN111966419A (zh) 一种信号调节设备自动分配vpp地址的方法及装置
CN112463702B (zh) 一种级联背板的cpld i2c通道地址分配方法及系统
EP3251148A1 (en) Interposer device
CN111475385B (zh) 一种支持线缆混插的nvme硬盘背板点灯系统及方法
CN111475431A (zh) 一种主板，背板，识别系统以及识别方法
CN114443531B (zh) 一种服务器PCIe端口自动配置的系统、方法
CN111966615A (zh) 一种硬盘地址分配系统及方法
CN218938947U (zh) 基于硬件仿真加速器的jtag接口适配板及系统
CN213276462U (zh) 双路服务器主板及双路服务器
CN115729872A (zh) 一种计算设备及pcie线缆连接的检测方法
CN211506475U (zh) 一种OCP网卡mutil-host的连接装置
CN114265731A (zh) 一种pcie接口验证板、测试系统及测试方法
US10810150B1 (en) Configuration of a solid-state drive dock having local and network interfaces
US9465765B2 (en) All-in-one SATA interface storage device
CN204189089U (zh) 一种服务器
CN112463547A (zh) 一种高密度服务器系统状态指示装置及指示方法
CN112231249A (zh) 一种兼容多种通信接口的终端设备及其控制方法
CN209248518U (zh) 一种固态硬盘扩展板卡及服务器
CN108874712B (zh) 一种PCIE Riser卡及硬盘VPP点灯装置
CN109992060B (zh) 层叠式多路服务器系统及服务器
CN111737174A (zh) 一种兼容Tri-mode RAID功能的硬盘背板及其设计方法
CN220510420U (zh) 基于PCIe的计算机内部转接装置和电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant