CN112486577B - 一种新型的cpu加载方法 - Google Patents

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Abstract

本发明提供一种新型的CPU加载方法，将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；将PROM挂载在FPGA上，并将FPGA与CPU连接；FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；FPGA控制CPU复位信号将CPU复位；CPU发出读取指令控制信号；FPGA识别读取指令控制信号并按照读取指令控制信号的取指地址从FPGA的内部缓存区或PROM读取CPU加载数据发送至CPU数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。本发明是为了解决现有抗辐射只读存储器容量不足的缺点，提供一种使用大容量PROM作为星载CPU加载存储器，通过FPGA辅助实现星载CPU循环寻址的方法，该方案中的PROM无地址总线，数据总线为8位，硬件连接简单，可降低PCB布线难度及硬件成本，FPGA控制星载CPU的加载过程。

Description

一种新型的CPU加载方法
技术领域
本发明涉及程序控制设计技术领域，具体涉及一种新型的CPU加载方法。
背景技术
星载CPU软件功能复杂，程序规模较大，编译器生成的加载数据数据量巨大，而CPU加载数据需要存储在抗辐射性能强的PROM中，CPU加载时，外围硬件控制CPU复位，CPU在复位信号撤销后自动从PROM中读取加载程序至内存中运行。CPU加载过程如下：当CPU的有效复位信号撤销后，CPU从0地址(PROM)读取指令，0地址存放CPU的引导程序，其依次完成的任务是1)对寄存器初始化；2)将应用程序从PROM搬移到内存中；3)控制程序跳转到内存中运行。对寄存器的初始化和控制程序跳转到内存中运行的指令一般采用顺序结构，而将应用程序从PROM搬移到内存的指令一般采用循环结构，获取循环结构的指令序列，需要对PROM的某段地址进行循环寻址。
因此，为了满足循环寻址的需求，通常要求存储CPU加载数据的PROM带有寻址功能且数据位宽与CPU数据总线位宽必须匹配，目前国内满足上述条件的抗辐射PROM容量比较小，使用时需多片PROM组合使用，硬件成本较高，PCB布线难度较大，亟需一种加载方案，在满足星载CPU加载数据容量要求的前提下，能够克服不能循环寻址的弊端。
发明内容
本发明是为了解决现有抗辐射只读存储器容量不足的缺点，提供一种使用大容量PROM作为星载CPU加载存储器，通过FPGA辅助实现星载CPU循环寻址的方法，该方案中的PROM无地址总线，数据总线为8位，硬件连接简单，可降低PCB布线难度及硬件成本，FPGA控制星载CPU的加载过程。
本发明提供一种新型的CPU加载方法，包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；
S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；
S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；
S4、复位：FPGA控制CPU复位信号将CPU复位；
S5、CPU加载：CPU发出读取指令控制信号；FPGA识别读取指令控制信号并按照读取指令控制信号的取指地址从FPGA的内部缓存区或PROM读取CPU加载数据发送至CPU数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。
本发明所述的一种新型的CPU加载方法，作为优选方式，引导程序是取指范围CPU加载数据中不按地址规律递增的取指地址范围。
本发明所述的一种新型的CPU加载方法，作为优选方式，包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；
S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；
S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；
S4、复位：FPGA控制CPU复位信号将CPU复位；
S5、CPU加载：CPU发出读取指令控制信号；FPGA识别读取指令控制信号；当读取指令控制信号的取指范围小于或等于引导程序大小时，将FPGA内部缓冲区的数据发送至CPU数据总线；当读取指令控制信号的取指范围大于引导程序大小时，直接从PROM依次读取CPU加载数据拼接成数据总线的位宽后发送至数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。
本发明所述的一种新型的CPU加载方法，作为优选方式，步骤S1 PROM是大容量PROM。
本发明所述的一种新型的CPU加载方法，作为优选方式，步骤S1 PROM是无地址总线。
本发明所述的一种新型的CPU加载方法，作为优选方式，步骤S3中，引导程序大小为80kb且缓存至FPGA。
本发明所述的一种新型的CPU加载方法，作为优选方式，步骤S3中，FPGA内部缓冲区是FPGA的RAM。
本发明所述的一种新型的CPU加载方法，作为优选方式，包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；
S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；
S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；
S4、复位：FPGA控制CPU复位信号将CPU复位；CPU复位后，撤销复位；
S5、CPU加载：CPU发出读取指令控制信号；FPGA识别读取指令控制信号；当读取指令控制信号的取指范围小于或等于引导程序大小时，将FPGA内部缓冲区的数据发送至CPU数据总线；当读取指令控制信号的取指范围大于引导程序大小时，直接从PROM依次读取CPU加载数据拼接成数据总线的位宽后发送至数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。
本发明所述的一种新型的CPU加载方法，作为优选方式，包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM的烧录文件格式，并烧录进PROM；
S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；
S3、预读取：FPGA预读取CPU加载数据中的引导程序并加载至FPGA的内部缓冲区备用；
S4、复位：FPGA控制CPU复位信号将CPU复位；CPU复位后，撤销复位；
S5、CPU加载：CPU自动发出读取指令控制信号；FPGA识别读取指令控制信号；当读取指令控制信号的取指范围小于或等于引导程序大小时，将FPGA内部缓冲区的CPU加载数据发送至CPU数据总线；当读取指令控制信号的取指范围大于引导程序大小时，直接从PROM依次读取CPU加载数据拼接成数据总线的位宽后发送至数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。
本发明所述的一种新型的CPU加载方法，作为优选方式，步骤S5中，从PROM依次读取CPU加载数据的大小为8比特。
本发明所述的一种新型的CPU加载方法，作为优选方式，步骤S5中，数据总线为40位双向数据总线。
具体步骤如下：
将编译器生成的CPU加载数据(指令)转换成大容量PROM的烧录文件格式，并烧录RPOM；
FPGA预读取CPU引导程序加载数据至FPGA内部缓冲区备用；
FPGA控制CPU复位信号，复位CPU；
FPGA识别CPU取指操作，按照CPU取指地址从内部缓存或PROM读取加载数据发送至CPU数据总线。将CPU取指地址映射到引导程序缓存RAM的读地址端口，当访问取指范围小于引导程序大小时选择RAM的数据发送至CPU数据总线，否则直接从PROM依次读取5字节数据拼接成40比特发送至CPU总线
本发明与现有技术相比的优点在于：
充分利用PROM大容量优势，将CPU加载所需要的数据存储在PROM中；
充分利用了加载时CPU取指特点，CPU取指时具有一定的规律，从取指地址范围看，包括按地址递增顺序访问和不按地址递增顺序访问2类，其不按地址顺序递增访问的部分为CPU加载引导程序，在加载期间多次重复访问，按地址顺序递增访问的部分则在加载期间只访问一次，可将引导程序预先存储到FPGA的RAM中，并将CPU取指地址映射到FPGA内部RAM读地址，实现引导程序寻址访问，而非引导程序的部分则直接从PROM读取5字节数据拼接成40比特发送至CPU总线。
本发明提供系统，包括：
本发明具有以下优点：
(1)充分利用PROM大容量优势，将CPU加载所需要的数据存储在PROM中；
(2)充分利用了加载时CPU取指特点，CPU取指时具有一定的规律，从取指地址范围看，包括按地址递增顺序访问和不按地址递增顺序访问2类，其不按地址顺序递增访问的部分为CPU加载引导程序，在加载期间多次重复访问，按地址顺序递增访问的部分则在加载期间只访问一次，可将引导程序预先存储到FPGA的RAM中，并将CPU取指地址映射到FPGA内部RAM读地址，实现引导程序寻址访问，而非引导程序的部分则直接从PROM读取5字节数据拼接成40比特发送至CPU总线。
附图说明
图1为一种新型的CPU加载方法流程图；
图2为一种新型的CPU加载方法基于大容量PROM的CPU加载电路结构图；
图3为一种新型的CPU加载方法PROM中CPU加载数据储存结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
实施例1
如图1-2所示，一种新型的CPU加载方法，其特征在于：包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；PROM是大容量PROM；
S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；
S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；
S4、复位：FPGA控制CPU复位信号将CPU复位；
S5、CPU加载：CPU发出读取指令控制信号；FPGA识别读取指令控制信号并按照读取指令控制信号的取指地址从FPGA的内部缓存区或PROM读取CPU加载数据发送至CPU数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。
实施例2
如图1-3所示，一种新型的CPU加载方法，其特征在于：包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；PROM是无地址总线；
S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；引导程序取指范围是CPU加载数据中不按地址规律递增的取指地址范围；引导程序大小为80kb且暂存至PGFA；FPGA内部缓冲区是FPGA的RAM；
S4、复位：FPGA控制CPU复位信号将CPU复位；CPU复位后，撤销复位；
S5、CPU加载：CPU自动发出读取指令控制信号；FPGA识别读取指令控制信号；当读取指令控制信号的取指范围小于或等于引导程序大小时，将FPGA内部缓冲区的数据发送至CPU数据总线；当读取指令控制信号的取指范围大于引导程序大小时，直接从PROM依次读取CPU加载数据拼接成数据总线的位宽后发送至数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。
实施例3
如图1-3所示，一种新型的CPU加载方法，充分利用CPU加载时的取指特点，CPU加载过程取指具有一定的规律，从取指地址范围看，分为按地址递增和不按地址递增两部分，其不按地址递增访问的部分位于引导程序范围内(程序开始的80kb)，并在加载期间多次重复访问，按地址递增访问的部分则在加载期间只访问一次，可将不按顺序访问的部分存储到FPGA的RAM中，并将CPU取指地址映射到RAM，实现80kb范围内的寻址。
下面结合附图和具体实施例对本发明作进一步详细的描述：
(1)将CPU软件编译器编译生成的二进制文件转换成PROM烧录所需的mcs文件格式，将该文件烧录到PROM中；
(2)FPGA预读取PROM中80kb数据，存储到内部RAM备用；
(3)FPGA控制CPU的复位信号，有效复位CPU，之后撤销复位；
(4)撤销复位后，CPU自动发出取指控制信号，CPU间断性重复读取80kb范围内的数据，并按顺序间断性读取大于80kb范围的数据，FPGA监测CPU活动，当取指范围小于80kb时，则按地址将内部预先缓存的数据从RAM中读出发送给CPU，当取指范围大于80kb时，则按顺序将外部PROM中的数据读出来发送给CPU，直至CPU将所有加载数据读取到内存，加载过程完毕。
本发明设计的PROM容量为16Mb，是一种专门为FPGA加载设计的只读存储器，外部电路简单，容量扩展方便，不支持按地址访问。
本发明涉及的电路结构如图2所示，其中复位信号由FPGA产生，控制CPU复位，地址总线由CPU产生，通知FPGA取数据地址。40位双向数据总线用于传输FPGA发送给CPU的加载数据。CPU控制信号由CPU产生，用于FPGA识别CPU取数据动作，PROM控制信号由FPGA产生，用于FPGA控制PROM。8比特数据用于传输PROM数据至FPGA。FPGA将从PROM读取的8比特数据拼接成CPU需要的40比特数据。整个加载过程FPGA只需要缓存少量数据，大部分数据从PROM读取直接发送至CPU。本发明正是基于CPU取加载数据的特点及PROM特点CPU加载电路及流程进行设计，解决了抗辐射PROM容量限制难题。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (4)

1.一种新型的CPU加载方法，其特征在于：包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM的烧录文件格式，并烧录进所述PROM，所述PROM是无地址总线；
S2、连接：将所述PROM挂载在FPGA上，并将所述FPGA与CPU连接；
S3、预读取：所述FPGA预读取所述CPU加载数据中的引导程序并加载至所述FPGA的内部缓冲区备用，所述引导程序取指地址范围是所述CPU加载数据中不按地址规律递增的取指地址范围，FPGA内部缓冲区是所述FPGA的RAM；
S4、复位：所述FPGA控制CPU复位信号将所述CPU复位；所述CPU复位后，撤销复位；
S5、CPU加载：所述CPU自动发出读取指令控制信号；所述FPGA识别所述读取指令控制信号；当所述读取指令控制信号的取指范围小于或等于所述引导程序大小时，将所述FPGA内部缓冲区的所述CPU加载数据发送至CPU数据总线；当所述读取指令控制信号的取指范围大于所述引导程序大小时，直接从所述PROM依次读取所述CPU加载数据拼接成数据总线的位宽后发送至所述数据总线；
直至所有所述CPU加载数据读取完毕，所述CPU加载完毕。
2.根据权利要求1所述的一种新型的CPU加载方法，其特征在于：步骤S3中，所述引导程序大小为80kb且暂存至所述FPGA。
3.根据权利要求1所述的一种新型的CPU加载方法，其特征在于：步骤S5中，从所述PROM依次读取所述CPU加载数据的大小为8比特。
4.根据权利要求1所述的一种新型的CPU加载方法，其特征在于：步骤S5中，所述数据总线为40位双向数据总线。
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