CN112466829A - 芯片封装结构及其制备方法 - Google Patents

芯片封装结构及其制备方法 Download PDF

Info

Publication number
CN112466829A
CN112466829A CN202011458682.2A CN202011458682A CN112466829A CN 112466829 A CN112466829 A CN 112466829A CN 202011458682 A CN202011458682 A CN 202011458682A CN 112466829 A CN112466829 A CN 112466829A
Authority
CN
China
Prior art keywords
substrate wafer
substrate
silicon
chip
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011458682.2A
Other languages
English (en)
Inventor
薛亚媛
薛兴涛
林正忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
SJ Semiconductor Jiangyin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SJ Semiconductor Jiangyin Corp filed Critical SJ Semiconductor Jiangyin Corp
Priority to CN202011458682.2A priority Critical patent/CN112466829A/zh
Publication of CN112466829A publication Critical patent/CN112466829A/zh
Priority to US17/548,145 priority patent/US11798888B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11003Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the bump preform
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item

Abstract

本发明提供了一种芯片封装结构及其制备方法,方法包括以下步骤:提供具有第一和第二表面的衬底晶圆,其中形成有硅通孔结构;形成连接硅通孔结构的焊垫结构;形成位于衬底晶圆边缘区域的修整槽;将第一表面粘合于第一衬底,并对第二表面进行减薄,以暴露出硅通孔结构;在第二表面形成连接硅通孔结构的焊球结构;将第二表面粘合于第二衬底,并剥离第一衬底;将焊垫结构连接芯片。本发明通过在待减薄的衬底晶圆中引入修整槽,减少了减薄产生的应力,降低了晶圆破裂的风险;在减薄等工艺过程中通过引入临时键合的衬底还有效防止了晶圆异常翘曲,提升了制程可靠性;多层芯片结构还有效减少了封装尺寸,提升了封装结构的电热性能和通信性能。

Description

芯片封装结构及其制备方法
技术领域
本发明涉及半导体封装技术领域,特别是涉及一种芯片封装结构及其制备方法。
背景技术
芯片的晶圆级封装结构具有更好的集成度和灵活性,可以实现封装尺寸的标准化以及多种不同芯片的高密度封装,其在天线芯片等先进技术领域具有广泛应用。
目前,在上述封装结构中一般需要对制备有硅通孔的晶圆进行减薄,并在其不同表面设置焊块以及封装芯片,以获得较高封装密度的芯片封装结构。
然而,减薄后的晶圆一般存在较为严重的翘曲,极易在应力作用下碎裂而导致报废。而如果为了确保减薄晶圆具有较高的机械强度而保留较厚的减薄厚度,则会导致封装结构尺寸难以缩减以及硅通孔工艺困难等问题。此外,上述芯片封装结构的电热性能和通信性能也是晶圆级封装工艺亟待解决的问题。
因此,有必要提出一种新的芯片封装结构及其制备方法,解决上述问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种芯片封装结构及其制备方法,用于解决现有技术中减薄晶圆容易翘曲且封装尺寸较大、电热性能和通信性能不佳的问题。
为实现上述目的及其它相关目的,本发明提供了一种芯片封装结构的制备方法,其特征在于,包括以下步骤:
提供具有相对设置的第一表面和第二表面的衬底晶圆,所述衬底晶圆中形成有一端暴露于所述第一表面的硅通孔结构;
在所述衬底晶圆的第一表面形成连接所述硅通孔结构的焊垫结构;
在所述衬底晶圆的第一表面形成修整槽,所述修整槽位于所述衬底晶圆的边缘区域;
将所述衬底晶圆的第一表面粘合于第一衬底,并对所述衬底晶圆的第二表面进行减薄,以暴露出所述硅通孔结构;
在所述衬底晶圆的第二表面形成连接所述硅通孔结构的焊球结构;
将所述衬底晶圆的第二表面粘合于第二衬底,并剥离所述第一衬底;
将所述焊垫结构连接芯片。
作为本发明的一种可选方案,所述硅通孔结构与所述焊垫结构之间还形成有第一重新布线层;所述硅通孔结构与所述焊球结构之间还形成有第二重新布线层。
作为本发明的一种可选方案,所述第二重新布线层与所述焊球结构之间还形成有凸点下金属层。
作为本发明的一种可选方案,所述修整槽的深度大于所述衬底晶圆减薄后的厚度。
作为本发明的一种可选方案,所述焊垫结构与所述芯片通过倒装焊连接。
作为本发明的一种可选方案,在将所述焊垫结构连接所述芯片后,还包括在所述衬底晶圆的第一表面形成封装层并剥离所述第二衬底的步骤。
作为本发明的一种可选方案,所述第一衬底和所述第二衬底通过粘合层粘合于所述衬底晶圆,剥离所述第一衬底和所述第二衬底的方法包括采用化学溶剂去除所述粘合层。
本发明还提供了一种芯片封装结构,其特征在于,包括:
衬底晶圆,其具有相对设置的第一表面和第二表面;
硅通孔结构,其形成于所述衬底晶圆中且一端暴露于所述衬底晶圆的第一表面;
焊垫结构,其形成于所述衬底晶圆的第一表面并连接所述硅通孔结构;
修整槽,其形成于所述衬底晶圆的第一表面且位于所述衬底晶圆的边缘区域。
作为本发明的一种可选方案,所述硅通孔结构与所述焊垫结构之间还形成有第一重新布线层。
作为本发明的一种可选方案,所述修整槽的深度大于所述衬底晶圆减薄后的厚度。
本发明还提供了一种芯片封装结构,其特征在于,包括:
衬底晶圆,其具有相对设置的第一表面和第二表面;
硅通孔结构,其形成于所述衬底晶圆中;
焊垫结构,其形成于所述衬底晶圆的第一表面并连接所述硅通孔结构;
焊球结构,其形成于所述衬底晶圆的第二表面并连接所述硅通孔结构。
作为本发明的一种可选方案,所述硅通孔结构与所述焊垫结构之间还形成有第一重新布线层;所述硅通孔结构与所述焊球结构之间还形成有第二重新布线层。
作为本发明的一种可选方案,所述芯片封装结构还包括芯片,其连接所述焊垫结构。
如上所述,本发明提供了一种芯片封装结构及其制备方法,通过在待减薄的衬底晶圆中引入修整槽,减少了因减薄工艺产生的应力,降低了晶圆破裂的风险;在减薄等工艺过程中通过引入临时键合的第一衬底和第二衬底还有效防止了减薄晶圆的异常翘曲,提升了制程可靠性;多层芯片结构还有效减少了封装尺寸,提升了封装结构的电热性能和通信性能。
附图说明
图1显示为本发明实施例一中提供的芯片封装结构的制备方法的流程图。
图2显示为本发明实施例一中提供的衬底晶圆的截面示意图。
图3显示为本发明实施例一中提供的在衬底晶圆的第一表面形成连接硅通孔结构的焊垫结构的截面示意图。
图4显示为本发明实施例一中提供的在衬底晶圆的第一表面形成修整槽的截面示意图。
图5显示为本发明实施例一中提供的第一衬底通过第一粘合层粘合于衬底晶圆的截面示意图。
图6显示为本发明实施例一中提供的对衬底晶圆的第二表面进行减薄的截面示意图。
图7显示为本发明实施例一中提供的在衬底晶圆的第二表面形成连接硅通孔结构的焊球结构的截面示意图。
图8显示为本发明实施例一中提供的将衬底晶圆的第二表面通过第二粘合层粘合于第二衬底的截面示意图。
图9显示为本发明实施例一中提供的剥离第一衬底的截面示意图。
图10显示为本发明实施例一中提供的将焊垫结构连接芯片的截面示意图。
图11显示为本发明实施例一中提供的在衬底晶圆的第一表面一侧填充覆盖封装层的截面示意图。
图12显示为本发明实施例一中提供的通过研磨去除部分封装层的截面示意图。
图13显示为本发明实施例一中提供的剥离第二衬底的截面示意图。
元件标号说明
101 衬底晶圆
102 硅通孔结构
103 焊垫结构
104 修整槽
105 第一衬底
105a 第一粘合层
106 焊球结构
107 第二衬底
107a 第二粘合层
108 芯片
108a 芯片金属层
108b 芯片焊球
108c 芯片下填充层
109 第一重新布线层
110 第二重新布线层
111 凸点下金属层
112 封装层
S1~S7 步骤1)~7)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图13。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的形态、数量及比例可为一种随意的改变,且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图13,本发明提供了一种芯片封装结构的制备方法,其特征在于,包括以下步骤:
1)提供具有相对设置的第一表面和第二表面的衬底晶圆101,所述衬底晶圆101中形成有一端暴露于所述第一表面的硅通孔结构102;
2)在所述衬底晶圆101的第一表面形成连接所述硅通孔结构102的焊垫结构103;
3)在所述衬底晶圆101的第一表面形成修整槽104,所述修整槽104位于所述衬底晶圆101的边缘区域;
4)将所述衬底晶圆101的第一表面粘合于第一衬底105,并对所述衬底晶圆101的第二表面进行减薄,以暴露出所述硅通孔结构102;
5)在所述衬底晶圆101的第二表面形成连接所述硅通孔102结构的焊球结构106;
6)将所述衬底晶圆101的第二表面粘合于第二衬底107,并剥离所述第一衬底105;
7)将所述焊垫结构103连接芯片108。
在步骤1)中,请参阅图1的S1步骤和图2,提供具有相对设置的第一表面和第二表面的衬底晶圆101,所述衬底晶圆101中形成有一端暴露于所述第一表面的硅通孔结构102。其中,在图1中,所述第一表面位于所述衬底晶圆101的上方一侧,而所述第二表面位于所述衬底晶圆101的下方一侧。
作为示例,所述衬底晶圆101包括硅衬底,形成所述硅通孔结构102的方法包括:通过深硅干法刻蚀在所述衬底晶圆101的第一表面形成深沟槽,并在所述深沟槽中填充铜或钨等导电材料,以形成一端暴露于所述第一表面的所述硅通孔结构102。需要注意的是,此时所述衬底晶圆101还未进行减薄工艺,因此所述硅通孔结构102的另一端仅是延伸至所述衬底晶圆101的内部,需要通过后续的减薄工艺使其暴露。
在步骤2)中,请参阅图1的S2步骤和图3,在所述衬底晶圆101的第一表面形成连接所述硅通孔结构102的焊垫结构103。
作为示例,形成所述焊垫结构103的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合形成的单层或多层材料层;形成方法包括化学气相沉积和物理气相沉积,在沉积后通过光刻和刻蚀工艺形成图形化的所述焊垫结构103;所述焊垫结构103除了上述金属材料层外,还可以包括氮化钛层等粘附层。
作为示例,所述硅通孔结构102与所述焊垫结构103之间还形成有第一重新布线层109。可选地,所述第一重新布线层109包括至少一层金属布线层和包裹所述金属布线层的电介质层。可选地,形成所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合;形成所述电介质层的材料包括环氧树脂、硅胶、聚酰亚胺、PBO、BCB、二氧化硅、磷硅玻璃,含氟玻璃中的一种或两种以上组合。沉积所述金属布线层的工艺包括化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺,在沉积后通过光刻和刻蚀工艺形成图形化的所述金属布线层;形成所述电介质层的工艺包括化学气相沉积工艺或物理气相沉积工艺。通过重复形成所述金属布线层和所述电介质层可以得到多层结构的所述第一重新布线层109。
在步骤3)中,请参阅图1的S3步骤和图4,在所述衬底晶圆101的第一表面形成修整槽104,所述修整槽104位于所述衬底晶圆101的边缘区域。
作为示例,所述修整槽104可以通过机械切削研磨、激光刻蚀或干法刻蚀等工艺形成。所述修整槽104的分布区域可以是沿所述衬底晶圆101的外沿圆周边缘分布的区域。所述修整槽104的深度大于所述衬底晶圆101减薄后的厚度。通过引入所述修整槽104,可以改善所述衬底晶圆101在减薄的研磨工艺过程中的应力分布,减少所述衬底晶圆101因应力而出现开裂的风险。
在步骤4)中,请参阅图1的S4步骤和图5至图6,将所述衬底晶圆101的第一表面粘合于第一衬底105,并对所述衬底晶圆101的第二表面进行减薄,以暴露出所述硅通孔结构102。
作为示例,如图5所示,所述第一衬底105通过第一粘合层105a粘合于所述衬底晶圆101,所述第一粘合层105a可以是具有粘性的有机粘合剂。通过在所述衬底晶圆101的第一表面粘合于第一衬底105,可以防止所述衬底晶圆101在后续的研磨减薄等工艺过程中发生翘曲,保护所述衬底晶圆101不易发生碎裂等异常。
作为示例,如图6所示,将图5中的结构翻转放置,使所述第一衬底105的第二表面位于上方,对所述衬底晶圆101的第二表面进行减薄,以暴露出所述硅通孔结构102。从图6中还可以看出,减薄过程研磨减薄至所述衬底晶圆101边缘的所述修整槽104,使减薄后的所述衬底晶圆101的覆盖面积比下方的所述第一衬底105要小。
在步骤5)中,请参阅图1的S5步骤和图7,在所述衬底晶圆101的第二表面形成连接所述硅通孔102结构的焊球结构106。
作为示例,如图7所示,所述硅通孔结构102与所述焊球结构106之间还形成有第二重新布线层110。所述第二重新布线层110与所述焊球结构106之间还形成有凸点下金属层111。所述第二重新布线层110的组成结构可以与所述第一重新布线层109相同。所述焊球结构106形成所述焊球结构106的方法包括植球或回流焊工艺。所述凸点下金属层111可以由多层金属材料层构成,能够为焊球和芯片提供良好的电性连接,在回流焊等工艺中具有良好的焊接效果,从而提升芯片封装产品的可靠性。
在步骤6)中,请参阅图1的S6步骤和图8至图9,将所述衬底晶圆101的第二表面粘合于第二衬底107,并剥离所述第一衬底105。
作为示例,如图8所示,将所述衬底晶圆101的第二表面通过第二粘合层107a粘合于第二衬底107。可选地,所述第二粘合层107a可以选择与所述第一粘合层105a相同的材料构成。所述第一衬底105和所述第二衬底107作为临时键合衬底可以反复使用,有利于降低产品的生产成本。由于引入了所述第一衬底105和所述第二衬底107作为临时键合衬底进行保护,即使减薄厚度较薄,减薄后的芯片封装结构也不易翘曲,因此芯片封装结构可以设计得较薄,这有利于减小芯片封装结构的尺寸。
作为示例,如图9所示,剥离所述第一衬底105。在图9中,再次将所述衬底晶圆101的第一表面放置于上方。可选地,剥离所述第一衬底105的方法包括采用化学溶剂去除所述第一粘合层105a。例如,对于由有机粘合剂构成的所述第一粘合层105a,可以采用丙酮等试剂溶解所述第一粘合层105a,以实现所述第一衬底105与所述衬底晶圆101的剥离。而对于其他材料构成的所述第一粘合层105a可以对应地采用有机溶剂、酸性或碱性刻蚀溶液进行去除,只要不影响其他部分的结构即可。本实施例通过化学方法去除所述第一粘合层105a,实现临时键合衬底的剥离,其剥离去除过程彻底,不易造成粘合剂残留,具有提升晶圆良率的显著技术效果。
在步骤7)中,请参阅图1的S7步骤和图10,将所述焊垫结构103连接芯片108。
作为示例,所述焊垫结构103与所述芯片108通过倒装焊连接。可选地,所述芯片108通过芯片金属层108a和芯片焊球108b与所述焊垫结构103连接。所述芯片108下方还形成有芯片下填充层108c,以保护所述焊垫结构103与所述芯片108的连接结构。
作为示例,如图11至图13所示,在将所述焊垫结构103连接所述芯片108后,还包括在所述衬底晶圆101的第二表面形成封装层112并剥离所述第二衬底107的步骤。
如图11所示,在所述衬底晶圆101的第一表面一侧填充覆盖封装层112。形成所述封装层112的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种;形成方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种。
如图12所示,通过研磨去除部分所述封装层112,以暴露出所述芯片108的表面。
如图13所示,将所述衬底晶圆101的第二表面朝上方放置,并剥离所述第二衬底107。可选地,剥离所述第二衬底107的方法与剥离所述第一衬底105的方法相同。
本实施例通过引入修整槽,减少了因减薄工艺产生的应力,降低了晶圆破裂的风险;在减薄等工艺过程中通过引入临时键合的第一衬底和第二衬底还有效防止了减薄晶圆的异常翘曲,提升了制程可靠性;本实施例所设置的多层芯片结构还有效减少了封装尺寸,提升了封装结构的电热性能和通信性能。
实施例二
如图4所示,本实施例提供了一种芯片封装结构,其特征在于,包括:
衬底晶圆101,其具有相对设置的第一表面和第二表面;
硅通孔结构102,其形成于所述衬底晶圆101中且一端暴露于所述衬底晶圆101的第一表面;
焊垫结构103,其形成于所述衬底晶圆101的第一表面并连接所述硅通孔结构102;
修整槽104,其形成于所述衬底晶圆101的第一表面且位于所述衬底晶圆101的边缘区域。
本实施例提供的是一种能有效防止减薄应力造成晶圆破裂的芯片封装结构。如图4所示,所述修整槽104可以通过机械切削研磨、激光刻蚀或干法刻蚀等工艺形成。所述修整槽104的分布区域可以是沿所述衬底晶圆101的外沿圆周边缘分布的区域。通过引入所述修整槽104,可以改善所述衬底晶圆101在减薄的研磨工艺过程中的应力分布,减少所述衬底晶圆101因应力而出现开裂的风险。
作为示例,所述硅通孔结构102与所述焊垫结构103之间还形成有第一重新布线层109。
作为示例,所述修整槽104的深度大于所述衬底晶圆101减薄后的厚度。
实施例三
如图13所示,本实施例提供了一种芯片封装结构,其特征在于,包括:
衬底晶圆101,其具有相对设置的第一表面和第二表面;
硅通孔结构102,其形成于所述衬底晶圆101中;
焊垫结构103,其形成于所述衬底晶圆101的第一表面并连接所述硅通孔结构102;
焊球结构106,其形成于所述衬底晶圆101的第二表面并连接所述硅通孔结构102。
本实施例提供的是一种引入了所述焊垫结构103的多层芯片封装结构,具有较高的排布密度,能够有效减少芯片尺寸。可选地,所述第二重新布线层110与所述焊球结构106之间还形成有凸点下金属层111。
作为示例,如图13所示,所述硅通孔结构102与所述焊垫结构103之间还形成有第一重新布线层109;所述硅通孔结构102与所述焊球结构103之间还形成有第二重新布线层110。
作为示例,如图13所示,所述芯片封装结构还包括芯片108,其连接所述焊垫结构103。所述芯片108与所述焊垫结构103还形成有芯片下填充层108c,以保护所述焊垫结构103与所述芯片108的连接结构。所述衬底晶圆101的第一表面一侧填充覆盖封装层112。
综上所述,本发明提供了一种芯片封装结构及其制备方法,所述芯片封装结构的制备方法包括以下步骤:提供具有相对设置的第一表面和第二表面的衬底晶圆,所述衬底晶圆中形成有一端暴露于所述第一表面的硅通孔结构;在所述衬底晶圆的第一表面形成连接所述硅通孔结构的焊垫结构;在所述衬底晶圆的第一表面形成修整槽,所述修整槽位于所述衬底晶圆的边缘区域;将所述衬底晶圆的第一表面粘合于第一衬底,并对所述衬底晶圆的第二表面进行减薄,以暴露出所述硅通孔结构;在所述衬底晶圆的第二表面形成连接所述硅通孔结构的焊球结构;将所述衬底晶圆的第二表面粘合于第二衬底,并剥离所述第一衬底;将所述焊垫结构连接芯片。本发明通过在待减薄的衬底晶圆中引入修整槽,减少了因减薄工艺产生的应力,降低了晶圆破裂的风险;在减薄等工艺过程中通过引入临时键合的第一衬底和第二衬底还有效防止了减薄晶圆的异常翘曲,提升了制程可靠性;多层芯片结构还有效减少了封装尺寸,提升了封装结构的电热性能和通信性能。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种芯片封装结构的制备方法,其特征在于,包括以下步骤:
提供具有相对设置的第一表面和第二表面的衬底晶圆,所述衬底晶圆中形成有一端暴露于所述第一表面的硅通孔结构;
在所述衬底晶圆的第一表面形成连接所述硅通孔结构的焊垫结构;
在所述衬底晶圆的第一表面形成修整槽,所述修整槽位于所述衬底晶圆的边缘区域;
将所述衬底晶圆的第一表面粘合于第一衬底,并对所述衬底晶圆的第二表面进行减薄,以暴露出所述硅通孔结构;
在所述衬底晶圆的第二表面形成连接所述硅通孔结构的焊球结构;
将所述衬底晶圆的第二表面粘合于第二衬底,并剥离所述第一衬底;
将所述焊垫结构连接芯片。
2.根据权利要求1所述的芯片封装结构的制备方法,其特征在于:所述硅通孔结构与所述焊垫结构之间还形成有第一重新布线层;所述硅通孔结构与所述焊球结构之间还形成有第二重新布线层。
3.根据权利要求2所述的芯片封装结构的制备方法,其特征在于:所述第二重新布线层与所述焊球结构之间还形成有凸点下金属层。
4.根据权利要求1所述的芯片封装结构的制备方法,其特征在于:所述修整槽的深度大于所述衬底晶圆减薄后的厚度。
5.根据权利要求1所述的芯片封装结构的制备方法,其特征在于:所述焊垫结构与所述芯片通过倒装焊连接。
6.根据权利要求1所述的芯片封装结构的制备方法,其特征在于:在将所述焊垫结构连接所述芯片后,还包括在所述衬底晶圆的第一表面形成封装层并剥离所述第二衬底的步骤。
7.根据权利要求6所述的芯片封装结构的制备方法,其特征在于:所述第一衬底和所述第二衬底通过粘合层粘合于所述衬底晶圆,剥离所述第一衬底和所述第二衬底的方法包括采用化学溶剂去除所述粘合层。
8.一种芯片封装结构,其特征在于,包括:
衬底晶圆,其具有相对设置的第一表面和第二表面;
硅通孔结构,其形成于所述衬底晶圆中且一端暴露于所述衬底晶圆的第一表面;
焊垫结构,其形成于所述衬底晶圆的第一表面并连接所述硅通孔结构;
修整槽,其形成于所述衬底晶圆的第一表面且位于所述衬底晶圆的边缘区域。
9.根据权利要求8所述的芯片封装结构,其特征在于:所述硅通孔结构与所述焊垫结构之间还形成有第一重新布线层。
10.根据权利要求8所述的芯片封装结构,其特征在于:所述修整槽的深度大于所述衬底晶圆减薄后的厚度。
11.一种芯片封装结构,其特征在于,包括:
衬底晶圆,其具有相对设置的第一表面和第二表面;
硅通孔结构,其形成于所述衬底晶圆中;
焊垫结构,其形成于所述衬底晶圆的第一表面并连接所述硅通孔结构;
焊球结构,其形成于所述衬底晶圆的第二表面并连接所述硅通孔结构。
12.根据权利要求11所述的芯片封装结构,其特征在于:所述硅通孔结构与所述焊垫结构之间还形成有第一重新布线层;所述硅通孔结构与所述焊球结构之间还形成有第二重新布线层。
13.根据权利要求11所述的芯片封装结构,其特征在于:还包括芯片,其连接所述焊垫结构。
CN202011458682.2A 2020-12-11 2020-12-11 芯片封装结构及其制备方法 Pending CN112466829A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202011458682.2A CN112466829A (zh) 2020-12-11 2020-12-11 芯片封装结构及其制备方法
US17/548,145 US11798888B2 (en) 2020-12-11 2021-12-10 Chip packaging structure and method for preparing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011458682.2A CN112466829A (zh) 2020-12-11 2020-12-11 芯片封装结构及其制备方法

Publications (1)

Publication Number Publication Date
CN112466829A true CN112466829A (zh) 2021-03-09

Family

ID=74803298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011458682.2A Pending CN112466829A (zh) 2020-12-11 2020-12-11 芯片封装结构及其制备方法

Country Status (1)

Country Link
CN (1) CN112466829A (zh)

Similar Documents

Publication Publication Date Title
US11488842B2 (en) Method of making semiconductor device package including conformal metal cap contacting each semiconductor die
KR102620629B1 (ko) 반도체 장치의 제조 방법
US20230282560A1 (en) Semiconductor package and fabricating method thereof
US10522437B2 (en) Methods and apparatus for package with interposers
US9997440B2 (en) Protection layer for adhesive material at wafer edge
TWI397977B (zh) 積體電路結構及其形成方法
CN110957281A (zh) 集成电路封装件和方法
CN110660753B (zh) 半导体封装件和方法
US10522470B1 (en) Package structure and method of fabricating the same
US20070246821A1 (en) Utra-thin substrate package technology
US11756855B2 (en) Method of fabricating package structure
TWI803310B (zh) 積體電路元件和其形成方法
US20240063029A1 (en) Packaging structure having organic interposer layer and method for manufacturing same
US11244879B2 (en) Semiconductor package
US11848233B2 (en) Semiconductor package and manufacturing method thereof
CN213546309U (zh) 芯片封装结构
CN114937643A (zh) 半导体封装中的模塑管芯及其形成方法
CN112466829A (zh) 芯片封装结构及其制备方法
US10790210B2 (en) Semiconductor package and manufacturing method thereof
US11798888B2 (en) Chip packaging structure and method for preparing same
CN220934063U (zh) 集成电路封装
US20240038623A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20230378017A1 (en) Integrated circuit packages and methods of forming the same
CN116741758A (zh) 集成电路封装件及其形成方法
CN117059493A (zh) 一种电子封装结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Applicant after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Applicant before: SJ Semiconductor (Jiangyin) Corp.