CN112466365A - 一种三维忆阻器状态逻辑电路及或非或逻辑实现方法 - Google Patents

一种三维忆阻器状态逻辑电路及或非或逻辑实现方法 Download PDF

Info

Publication number
CN112466365A
CN112466365A CN202011445451.8A CN202011445451A CN112466365A CN 112466365 A CN112466365 A CN 112466365A CN 202011445451 A CN202011445451 A CN 202011445451A CN 112466365 A CN112466365 A CN 112466365A
Authority
CN
China
Prior art keywords
memristor
logic
input
voltage
memristors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011445451.8A
Other languages
English (en)
Other versions
CN112466365B (zh
Inventor
许诺
马德胜
方粮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National University of Defense Technology
Original Assignee
National University of Defense Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University of Defense Technology filed Critical National University of Defense Technology
Priority to CN202011445451.8A priority Critical patent/CN112466365B/zh
Publication of CN112466365A publication Critical patent/CN112466365A/zh
Application granted granted Critical
Publication of CN112466365B publication Critical patent/CN112466365B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种三维忆阻器状态逻辑电路及或非或逻辑实现方法，目的是解决阵列面积开销、中层间信息无法流动的问题。三维忆阻器状态逻辑电路由六个忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极与CN相连，第二、第四、第六忆阻器的底电极与CN相连，串联电阻的一端与CN相连。实现或非或逻辑的方法是先确定输入忆阻器，对忆阻器进行初始化，然后确定输出忆阻器并将输入信息Y'存储；然后根据选择的输出忆阻器用不同的方法采用三维忆阻器状态逻辑实现或非或逻辑。本发明逻辑输入和输出信息可以存储于相邻两层忆阻器阵列中，实现了层间的信息流动，节省了完成逻辑计算需要的面积开销。

Description

一种三维忆阻器状态逻辑电路及或非或逻辑实现方法
技术领域
本发明涉及数字电路技术领域，具体涉及一种可以在三维双极性忆阻器交叉阵列中实现状态逻辑的方法。
背景技术
在传统冯·诺依曼体系结构中处理器与存储器相分离，二者之间的数据传输消耗了较大功耗，同时限制了处理器性能的充分发挥，造成“存储墙”问题。目前解决“存储墙”问题的主要方法是采用层次级存储结构或者临近存储器计算等方法，但这些方法没有从根本上解决处理器与存储器分离的问题。为了打破冯·诺依曼体系结构中的“存储墙”瓶颈，需要开发新型存储与计算融合技术。
如图1所示，双极性忆阻器(用M表示)通常有两个电极端口：顶电极T1与底电极T2。双极性忆阻器的阻变过程与电压极性有关，在顶电极T1处施加一个高于置位电压Vset的电压，同时将底电极T2接地，可以使得双极性忆阻器从高阻状态(记作逻辑“0”)转变为低阻状态(记作逻辑“1”)，完成“写1”操作；将顶电极T1接地，同时在底电极T2施加一个高于复位电压Vreset的电压，可以使得双极性忆阻器从低阻状态转为高阻状态，完成“写0”操作。忆阻器两端在移除电压后，忆阻器的电阻状态不发生变化。通过将忆阻器的高阻状态和低阻状态分别定义为逻辑“0”和逻辑“1”，可以使用忆阻器存储信息。这使得忆阻器成为一种潜在的新型非易失性存储器。通过调控忆阻器两端的电压，进而调控忆阻器的电阻状态，即发生逻辑“0”“1”转变，可以使用忆阻器完成逻辑计算。这使得忆阻器成为存储计算融合体系的底层硬件支撑。
忆阻器可以构成大容量高密度的交叉阵列。如图2所示，一个m*n大小的二维忆阻器交叉阵列由m*n个忆阻器、m条字线和n条位线组成。图2中，m＝6，n＝3，字线沿X方向延伸,位线沿Y方向延伸。每个字线和位线的交叉点放置一个忆阻器(共18个忆阻器，用M1～M18表示)，忆阻器的顶电极与位线相连，底电极与字线相连。将二维忆阻器交叉阵列沿Z方向堆叠可以得到三维忆阻器交叉阵列。三维忆阻器交叉阵列中，从最底层忆阻器起，第奇数层忆阻器的顶电极与位线相连，底电极与字线相连；第偶数层忆阻器的顶电极与字线相连，底电极与位线相连。三维忆阻器交叉阵列相比于二维忆阻器交叉阵列可以进一步提升存储密度，降低单元间信号延迟。
状态逻辑是指输入信息和输出信息都使用忆阻器的电阻状态存储的逻辑。状态逻辑可以在忆阻器交叉阵列中利用忆阻器的阻变特性实现，通过在外部施加电压选中特定的位线和字线，实现不同忆阻器的连接，改变输出忆阻器两端的电压，即可改变输出忆阻器的电阻状态，完成状态逻辑计算。
目前忆阻器状态逻辑的实现主要基于二维忆阻器交叉阵列，逻辑的输入信息和输出信息存储于同一层阵列的忆阻器。将二维忆阻器状态逻辑应用于三维忆阻器交叉阵列时，由于逻辑的输入信息和输出信息被限制于单层忆阻器阵列内部，因此不能实现层间的信息流动。同时由于在二维忆阻器状态逻辑中，用于存储逻辑输入信息和输出信息的忆阻器被限制于同一层阵列，不能进行立体堆叠，因此造成了较大的阵列面积开销。因而二维忆阻器状态逻辑不能充分发挥三维阵列高密度、低延时的优势。
因此，设计一种可以在三维忆阻器交叉阵列中完成的逻辑实现方法是在高密度忆阻器存储阵列中实现存储计算融合体系的关键问题。
发明内容
本发明要解决的技术问题是：针对二维忆阻器状态逻辑在三维忆阻器交叉阵列中应用时造成较大的阵列面积开销问题，以及无法实现三维忆阻器阵列中层间信息流动的问题，提出一种三维忆阻器状态逻辑的实现方法，可以在三维忆阻器交叉阵列中以最少的计算步骤完成状态逻辑的实现，既可以缩小阵列面积开销，又可以实现三维忆阻器阵列中层间信息流动。
本发明提出的三维忆阻器状态逻辑电路由六个忆阻器(即第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器、第六忆阻器)和一个串联电阻组成。六个忆阻器和串联电阻均连接到一个公共节点CN。第一、第三、第五忆阻器的顶电极T1与公共节点CN相连，第二、第四、第六忆阻器的底电极T2与公共节点CN相连，串联电阻的一端与公共节点CN相连。串联电阻的电阻值RS要求满足
Figure BDA0002824385550000021
gSL为比例系数，满足
Figure BDA0002824385550000022
Vset为置位电压，Vreset为复位电压，RL为忆阻器的低阻态电阻值，RH为忆阻器的高阻态电阻值，满足RH＞＞RL,RH＞＞RS。该三维忆阻器状态逻辑电路用以实现一种复杂的“或非或”(ONOR)逻辑(即
Figure BDA0002824385550000023
)。其中Y为逻辑的输出，A、B和Y'为逻辑的输入。
本发明采用三维忆阻器状态逻辑电路实现或非或逻辑的方法包括以下步骤：
第一步，确定忆阻器位置。选择第一、第二、第三、第四忆阻器中任意两个忆阻器作为输入忆阻器，用来存储或非或逻辑的输入信息A和B。选择第五、第六忆阻器中任意一个忆阻器作为输出忆阻器，用来存储或非或逻辑的输入信息Y'和输出信息Y。
第二步，对忆阻器进行初始化，方法是：
2.1将输入信息A和B存储于输入忆阻器中，即将A存储于第一步中选择的两个输入忆阻器之一，令该输入忆阻器为第一输入忆阻器，将B存储于第一步中选择的两个输入忆阻器中除第一输入忆阻器以外的另一个忆阻器，令该输入忆阻器为第二输入忆阻器。具体方法是：若输入信息为逻辑“1”，则将输入忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息为逻辑“0”，则将输入忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。例如：若输入信息A为逻辑“1”，则将第一输入忆阻器的顶电极T1连接Vset，底电极T2连接地；若输入信息A为逻辑“0”，则将第一输入忆阻器的顶电极T1连接地，底电极T2连接Vreset；若输入信息B为逻辑“1”，则将第二输入忆阻器的顶电极T1连接Vset，底电极T2连接地；若输入信息B为逻辑“0”，则将第二输入忆阻器的顶电极T1连接地，底电极T2连接Vreset。
2.2判断输出忆阻器是第五忆阻器还是第六忆阻器，若选择第五忆阻器作为输出忆阻器，转2.2.1；若选择第六忆阻器作为输出忆阻器，转2.2.2。
2.2.1将输入信息Y'存储于第五忆阻器中。具体方法是：若输入信息Y'为逻辑“1”，则将第五忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息Y'为逻辑“0”，则将第五忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。转第三步。
2.2.2将输入信息Y'存储于第六忆阻器中。具体方法是：若输入信息Y'为逻辑“1”，则将第六忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息Y'为逻辑“0”，则将第六忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。转第四步。
第三步，采用三维忆阻器状态逻辑实现“或非或”(ONOR)逻辑(即计算
Figure BDA0002824385550000031
)，将输出存储到第五忆阻器。方法是：
3.1将串联电阻的非公共节点端连接第一外接电压VDD，满足
Figure BDA0002824385550000041
即Vmin为Vset,Vreset中的小值。
3.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第二外接电压VRD，满足VRD＝-2gSLVDD+(1+2gSL)Vset。
3.3将第五忆阻器的底电极T2连接地GND。
3.4将第六忆阻器的顶电极T1悬空。将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空。转3.5。
3.5第五忆阻器的两端电压等于公共节点的电势VCN，电阻状态更新为输出信息Y，转第五步。采用第五忆阻器作为输出忆阻器时，
Figure BDA0002824385550000042
其中，RM为第一输入忆阻器和第二输入忆阻器的并联电阻。RY为输出忆阻器(此时为第五忆阻器)在步骤2.2.1中初始化后的电阻。若输入信息Y'＝0，则RY＝RH；若输入信息Y'＝1，则RY＝RL。满足RH＞＞RL,RH＞＞RS。
当输入为(A,B,Y’)＝(0,0,0)时，
Figure BDA0002824385550000043
RY＝RH，第五忆阻器两端电压为
Figure BDA0002824385550000044
此时VCN会将第五忆阻器置为低阻状态(即逻辑“1”，因此Y＝1)。
当输入为(A,B,Y’)＝(0,1,0)或(1,0,0)或(1,1,0)时，RM最大值为RL，RY＝RH，因此第五忆阻器两端电压满足
Figure BDA0002824385550000045
此时VCN不会改变第五忆阻器的状态，保持为高阻状态(即逻辑“0”，因此Y＝0)。
当输入为(A,B,Y’)＝(0,0,1)或(0,1,1)或(1,0,1)或(1,1,1)时，RM最大值为
Figure BDA0002824385550000051
RY＝RL，因此第五忆阻器两端电压满足
Figure BDA0002824385550000052
此时VCN不会改变第五忆阻器的状态，保持为低阻状态(即逻辑“1”，因此Y＝1)。
第四步，采用三维忆阻器状态逻辑实现“或非或”(ONOR)逻辑(即计算
Figure BDA0002824385550000053
)，将输出存储到第六忆阻器。方法是：
4.1将第六忆阻器的顶电极T1连接第一外接电压VDD。
4.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第三外接电压VRU，满足VRU＝(1+2gSL)(VDD-Vset)。
4.3将串联电阻的非公共节点端连接地GND。
4.4将第五忆阻器的底电极T2悬空。将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空。转4.5。
4.5第六忆阻器的两端电压等于VDD-VCN，电阻状态更新为输出信息Y，转第五步。采用第六忆阻器作为输出忆阻器时，公共节点的电势VCN为
Figure BDA0002824385550000054
其中，RM为第一输入忆阻器和第二输入忆阻器的并联电阻。RY为输出忆阻器(此时为第六忆阻器)在步骤2.2.2中初始化后的电阻。若输入信息Y'＝0，则RY＝RH；若输入信息Y'＝1，则RY＝RL。
当输入为(A,B,Y’)＝(0,0,0)时，
Figure BDA0002824385550000055
RY＝RH，第六忆阻器两端电压为
Figure BDA0002824385550000061
VDD-VCN会将第六忆阻器置为低阻状态(即逻辑“1”，因此Y＝1)。
当输入为(A,B,Y’)＝(0,1,0)或(1,0,0)或(1,1,0)时，RM最大值为RL，RY＝RH，因此第六忆阻器两端电压满足
Figure BDA0002824385550000062
VDD-VCN不会改变第六忆阻器的状态，保持为高阻状态(即逻辑“0”，因此Y＝0)。
当输入为(A,B,Y’)＝(0,0,1)或(0,1,1)或(1,0,1)或(1,1,1)时，RM最大值为
Figure BDA0002824385550000063
RY＝RL，因此第六忆阻器两端电压满足
Figure BDA0002824385550000064
此时VCN不会改变第六忆阻器的状态，保持为低阻状态(即逻辑“1”，因此Y＝1)。
第五步，结束。
在本发明提出的三维忆阻器状态逻辑电路中，第一、第三、第五忆阻器的顶电极和第二、第四、第六的底电极均连接到公共节点，这模拟了三维忆阻器交叉阵列中的忆阻器连接关系。在三维忆阻器交叉阵列中，公共节点可以是某条字线(或者位线)，第一、第三、第五忆阻器是位于该字线(或者位线)下层的忆阻器，第二、第四、第六忆阻器是位于该字线(或者位线)上层的忆阻器。选择第一、第二、第三、第四忆阻器中任意两个忆阻器作为输入忆阻器，即状态逻辑的输入信息可以位于公共节点的上层或者下层。选择第五、第六任意一个忆阻器作为输出忆阻器，即状态逻辑的输出信息可以位于公共节点的上层或者下层。因此，在三维忆阻器交叉阵列中，本发明可以实现逻辑输入和输出信息存储于相邻两层忆阻器阵列中，实现了层间的信息流动。
在三维忆阻器状态逻辑电路中，由于第二忆阻器堆叠于第一忆阻器的正上方，因此第一一忆阻器和第二忆阻器只占用了一个忆阻器面积。同理，第三忆阻器和第四忆阻器只占用了一个忆阻器面积，第五忆阻器和第六忆阻器只占用了一个忆阻器面积。同时由于在初始化步骤之前，第一、第二、第三忆阻器完全一致，第四、第五、第六忆阻器完全一致，因此第一、第三、第五忆阻器可以互换位置，第二、第四、第六忆阻器可以互换位置。第四或第六忆阻器也可以堆叠于第一忆阻器的正上方，第二或第六忆阻器也可以堆叠于第三忆阻器的正上方，第二或第四忆阻器也可以堆叠于第五忆阻器的正上方。因此本发明逻辑的输入和输出可以存储于相互堆叠的两个忆阻器中，节省完成逻辑计算需要的面积开销。
采用本发明可以达到以下技术效果：
1.本发明实现了在三维忆阻器状态逻辑电路中的状态逻辑计算；
2.本发明逻辑输入和输出信息可以存储于相邻两层忆阻器阵列中，实现了层间的信息流动；
3.本发明逻辑的输入和输出可以存储于相互堆叠的两个忆阻器中，节省了完成逻辑计算需要的面积开销。
附图说明
图1是背景技术中所述双极性忆阻器的电路符号图。
图2是背景技术中所述一个3行3列2层的三维忆阻器交叉阵列示意图。
图3是本发明三维忆阻器状态逻辑电路逻辑结构图。
图4是采用图3所示三维忆阻器状态逻辑电路实现状态逻辑方法的总体流程图。
图5是本发明实现状态逻辑方法第三步描述的实现三维忆阻器状态逻辑的需要满足的外接电压连接示意图。图5(a)展示的是选择第五忆阻器作为输出忆阻器的电压连接情况。图5(b)展示的是选择第六忆阻器作为输出忆阻器的电压连接情况。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式做进一步描述。
图1是双极性忆阻器的电路符号，其中M代表双极性忆阻器，T1是双极性忆阻器的顶电极，T2是双极性忆阻器的底电极。通过在T1端施加大于置位电压Vset的电压、在T2端接地可以将忆阻器置于低阻状态，完成“写1”操作；通过在T1端接地，T2端施加大于复位电压Vreset的电压可以将忆阻器置于高阻状态，完成“写0”操作。
图2是3行3列2层的三维忆阻器交叉阵列示意图，由18个忆阻器(即M1,M2…M18)、9个串联电阻(即R1,R2…R9)、3条位线(即位线1，位线2，位线3)和6条字线(即字线1，字线2…字线6)构成。其中位线沿Y方向延伸，字线沿X方向延伸，交叉阵列沿Z方向堆叠。忆阻器位于字线和位线的交叉点，串联电阻位于字线和位线的一端。
图3是本发明三维忆阻器状态逻辑电路逻辑结构图。输入信息可以存储在本发明三维忆阻器状态逻辑电路逻辑的第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器中任意两个之内，输出信息可以存储在第五忆阻器和第六忆阻器中任意一个之内。所有忆阻器和第一串联电阻共享一个公共节点CN。其中，第一忆阻器、第三忆阻器、第五忆阻器的顶电极T1与公共节点相连，第二忆阻器、第四忆阻器、第六忆阻器的底电极T2与公共节点相连，第一串联电阻的一端连接公共节点。
图4是采用图3所示三维忆阻器状态逻辑电路实现状态逻辑方法的总体流程图。如图4所示，本发明方法包括以下步骤：
第一步，确定忆阻器位置。选择第一、第二、第三、第四忆阻器中任意两个忆阻器作为输入忆阻器，用来存储或非或逻辑的输入信息A和B。选择第五、第六忆阻器中任意一个忆阻器作为输出忆阻器，用来存储或非或逻辑的输入信息Y'和输出信息Y。
第二步，对忆阻器进行初始化，方法是：
2.1将输入信息A和B存储于输入忆阻器中，即将A存储于第一步中选择的两个输入忆阻器之一，令该输入忆阻器为第一输入忆阻器，将B存储于第一步中选择的两个输入忆阻器中除第一输入忆阻器以外的另一个忆阻器，令该输入忆阻器为第二输入忆阻器。具体方法是：若输入信息为逻辑“1”，则将输入忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息为逻辑“0”，则将输入忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。
2.2判断输出忆阻器是第五忆阻器还是第六忆阻器，若选择第五忆阻器作为输出忆阻器，转2.2.1；若选择第六忆阻器作为输出忆阻器，转2.2.2。
2.2.1将输入信息Y'存储于第五忆阻器中。具体方法是：若输入信息Y'为逻辑“1”，则将第五忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息Y'为逻辑“0”，则将第五忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。转第三步。
2.2.2将输入信息Y'存储于第六忆阻器中。具体方法是：若输入信息Y'为逻辑“1”，则将第六忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息Y'为逻辑“0”，则将第六忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。转第四步。
第三步，采用三维忆阻器状态逻辑实现“或非或”(ONOR)逻辑(即计算
Figure BDA0002824385550000091
)，输出存储于第五忆阻器。方法是：
3.1将串联电阻的非公共节点端连接第一外接电压VDD，满足
Figure BDA0002824385550000092
即Vmin为Vset,Vreset中的小值。
3.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第二外接电压VRD，满足VRD＝-2gSLVDD+(1+2gSL)Vset。
3.3将第五忆阻器的底电极T2连接地GND。
3.4将第六忆阻器的顶电极T1悬空。将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空。转3.5。
3.5第五忆阻器的两端电压等于公共节点的电势VCN，电阻状态更新为输出信息Y，转第五步。
第四步，采用三维忆阻器状态逻辑实现“或非或”(ONOR)逻辑(即计算
Figure BDA0002824385550000093
)，输出存储于第六忆阻器。方法是：
4.1将第六忆阻器的顶电极T1连接第一外接电压VDD。
4.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第三外接电压VRU，满足VRU＝(1+2gSL)(VDD-Vset)。
4.3将串联电阻的非公共节点端连接地GND。
4.4将第五忆阻器的底电极T2悬空。将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空。转4.5。
4.5第六忆阻器的两端电压等于VDD-VCN，电阻状态更新为输出信息Y，转第五步。
第五步，结束。
图5是本发明实现状态逻辑方法第三步描述的实现三维忆阻器状态逻辑的需要满足的外接电压连接示意图。以逻辑的输入信息A和B存储于第一忆阻器和第二忆阻器为例。
图5(a)展示的是选择第五忆阻器作为输出忆阻器的电压连接情况。第一串联电阻的非公共节点端连接第一外接电压VDD，第一忆阻器和第二忆阻器的非公共节点端连接第二外接电压VRD，第五忆阻器的底电极T2接地，将第六忆阻器的顶电极T1悬空。将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的其他忆阻器的非公共节点端悬空。当逻辑的输入为(0，0，0)时，第一忆阻器和第二忆阻器处于高阻状态，此时公共节点CN的电压约为VDD，则第五忆阻器两端电压差为VDD，高于置位电压Vset，会将第五忆阻器置为低阻状态(即逻辑“1”)；当逻辑的输入为(0，1，0)或(1，0，0)或(1，1，0)时，此时公共节点CN的最大电压约为
Figure BDA0002824385550000101
则第五忆阻器两端电压差最大为
Figure BDA0002824385550000102
低于置位电压Vset，不会影响第五忆阻器的电阻状态；当逻辑的输入为(0，0，1)或(0，1，1)或(1，0，1)或(1，1，1)时，第五忆阻器处于低阻状态，并且第五忆阻器的顶电极的电压始终高于底电极电压，不会影响第五忆阻器的电阻状态。
图5(b)展示的是选择第六忆阻器作为输出忆阻器的电压连接情况。第一串联电阻的非公共节点端接地，第六忆阻器的顶电极T1连接第一外接电压VDD，第一忆阻器和第二忆阻器的非公共节点端均连接第三外接电压VRU。当逻辑的输入为(0，0，0)时，第一忆阻器和第二忆阻器处于高阻状态，此时公共节点CN的电压约为0，则第六忆阻器两端电压差为VDD，高于置位电压Vset，将第六忆阻器置为低阻状态(即逻辑“1”)；当逻辑的输入为(0，1，0)或(1，0，0)或(1，1，0)时，此时公共节点CN的电压最小约为
Figure BDA0002824385550000103
则第六忆阻器两端电压差最大为
Figure BDA0002824385550000104
低于置位电压Vset，不会影响第六忆阻器的电阻状态；当逻辑的输入为(0，0，1)或(0，1，1)或(1，0，1)或(1，1，1)时，第六忆阻器处于低阻状态，并且第六忆阻器的顶电极的电压始终高于底电极电压，不会影响第六忆阻器的电阻状态。

Claims (10)

1.一种三维忆阻器状态逻辑电路，其特征在于所述三维忆阻器状态逻辑电路由六个忆阻器即第一忆阻器、第二忆阻器、第三忆阻器、第四忆阻器、第五忆阻器、第六忆阻器和一个串联电阻组成；六个忆阻器和串联电阻均连接到一个公共节点CN；第一、第三、第五忆阻器的顶电极T1与公共节点CN相连，第二、第四、第六忆阻器的底电极T2与公共节点CN相连，串联电阻的一端与公共节点CN相连。
2.如权利要求1所述的三维忆阻器状态逻辑电路，其特征在于所述串联电阻电阻值RS要求满足
Figure FDA0002824385540000011
gSL为比例系数，满足
Figure FDA0002824385540000012
Vset为置位电压，Vreset为复位电压，RL为忆阻器的低阻态电阻值，RH为忆阻器的高阻态电阻值，满足RH＞＞RL,RH＞＞RS。
3.一种采用如权利要求1所述三维忆阻器状态逻辑电路实现或非或逻辑的方法，或非或逻辑即
Figure FDA0002824385540000013
Y为逻辑的输出，A、B和Y'为逻辑的输入，其特征在于包括以下步骤：
第一步，确定输入忆阻器位置；选择第一、第二、第三、第四忆阻器中任意两个忆阻器作为输入忆阻器，用来存储或非逻辑的输入信息A和B；选择第五、第六忆阻器中任意一个忆阻器作为输出忆阻器，用来存储或非或逻辑的输入信息Y'和输出信息Y；
第二步，对忆阻器进行初始化，方法是：
2.1将输入信息A和B存储于输入忆阻器中，即将A存储于第一步中选择的两个输入忆阻器之一，令该输入忆阻器为第一输入忆阻器，将B存储于第一步中选择的两个输入忆阻器中除第一输入忆阻器以外的另一个忆阻器，令该输入忆阻器为第二输入忆阻器；
2.2判断输出忆阻器是第五忆阻器还是第六忆阻器，若选择第五忆阻器作为输出忆阻器，转2.2.1；若选择第六忆阻器作为输出忆阻器，转2.2.2；
2.2.1将输入信息Y'存储于第五忆阻器中，转第三步；
2.2.2将输入信息Y'存储于第六忆阻器中，转第四步；
第三步，采用三维忆阻器状态逻辑实现“或非或”即ONOR逻辑，将输出存储到第五忆阻器，方法是：
3.1将串联电阻的非公共节点端连接第一外接电压VDD；
3.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第二外接电压VRD；
3.3将第五忆阻器的底电极T2连接地GND；
3.4将第六忆阻器的顶电极T1悬空，将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空，转3.5；
3.5第五忆阻器的两端电压等于公共节点的电势VCN，电阻状态更新为输出信息Y，转第五步，
Figure FDA0002824385540000021
其中，RM为第一输入忆阻器和第二输入忆阻器的并联电阻，RY为输出忆阻器即第五忆阻器在步骤2.2.1中初始化后的电阻；若输入信息Y'＝0，则RY＝RH；若输入信息Y'＝1，则RY＝RL；满足RH＞＞RL,RH＞＞RS。
第四步，采用三维忆阻器状态逻辑实现“或非或”逻辑，将输出存储到第六忆阻器，方法是：
4.1将第六忆阻器的顶电极T1连接第一外接电压VDD；
4.2将第一输入忆阻器和第二输入忆阻器的非公共节点端均连接第三外接电压VRU；
4.3将串联电阻的非公共节点端连接地GND；
4.4将第五忆阻器的底电极T2悬空，将第一、第二、第三、第四忆阻器中没有作为输入忆阻器的另两个忆阻器的非公共节点端悬空，转4.5；
4.5第六忆阻器的两端电压等于VDD-VCN，电阻状态更新为输出信息Y，转第五步；此时公共节点的电势VCN为
Figure FDA0002824385540000022
其中，RM为第一输入忆阻器和第二输入忆阻器的并联电阻，RY为输出忆阻器即第六忆阻器在步骤2.2.2中初始化后的电阻；若输入信息Y'＝0，则RY＝RH；若输入信息Y'＝1，则RY＝RL；
第五步，结束。
4.如权利要求3所述的采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，其特征在于2.1步将输入信息A和B存储于输入忆阻器中的方法是：若输入信息为逻辑“1”，则将输入忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息为逻辑“0”，则将输入忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。
5.如权利要求4所述的采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，其特征在于2.1步将输入信息A和B存储于输入忆阻器中的具体方法是：若输入信息A为逻辑“1”，则将第一输入忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息A为逻辑“0”，则将第一输入忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset；若输入信息B为逻辑“1”，则将第二输入忆阻器的顶电极T1连接Vset，底电极T2连接地；若输入信息B为逻辑“0”，则将第二输入忆阻器的顶电极T1连接地，底电极T2连接Vreset。
6.如权利要求3所述的采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，其特征在于2.2.1步将输入信息Y'存储于第五忆阻器中的方法是：若输入信息Y'为逻辑“1”，则将第五忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息Y'为逻辑“0”，则将第五忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。
7.如权利要求3所述的采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，其特征在于2.2.2步将输入信息Y'存储于第六忆阻器中的方法是：若输入信息Y'为逻辑“1”，则将第六忆阻器的顶电极T1连接置位电压Vset，底电极T2连接地；若输入信息Y'为逻辑“0”，则将第六忆阻器的顶电极T1连接地，底电极T2连接复位电压Vreset。
8.如权利要求3所述的采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，其特征在于所述第一外接电压VDD满足
Figure FDA0002824385540000031
Vmin＝min{Vset,Vreset}，即Vmin为Vset,Vreset中的小值，gSL为比例系数，满足
Figure FDA0002824385540000032
Vset为置位电压，Vreset为复位电压。
9.如权利要求3所述的采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，其特征在于所述第二外接电压VRD满足VRD＝-2gSLVDD+(1+2gSL)Vset，gSL为比例系数，满足
Figure FDA0002824385540000041
Vset为置位电压，Vreset为复位电压。
10.如权利要求3所述的采用三维忆阻器状态逻辑电路实现或非或逻辑的方法，其特征在于所述第三外接电压VRU满足VRU＝(1+2gSL)(VDD-Vset)，gSL为比例系数，满足
Figure FDA0002824385540000042
为置位电压，Vreset为复位电压。
CN202011445451.8A 2020-12-09 2020-12-09 一种三维忆阻器状态逻辑电路及或非或逻辑实现方法 Active CN112466365B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011445451.8A CN112466365B (zh) 2020-12-09 2020-12-09 一种三维忆阻器状态逻辑电路及或非或逻辑实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011445451.8A CN112466365B (zh) 2020-12-09 2020-12-09 一种三维忆阻器状态逻辑电路及或非或逻辑实现方法

Publications (2)

Publication Number Publication Date
CN112466365A true CN112466365A (zh) 2021-03-09
CN112466365B CN112466365B (zh) 2022-04-15

Family

ID=74801432

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011445451.8A Active CN112466365B (zh) 2020-12-09 2020-12-09 一种三维忆阻器状态逻辑电路及或非或逻辑实现方法

Country Status (1)

Country Link
CN (1) CN112466365B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080002456A1 (en) * 2002-04-04 2008-01-03 Kabushiki Kaisha Toshiba Resistance change memory device
CN102811051A (zh) * 2012-07-09 2012-12-05 华中科技大学 一种基于忆阻器的逻辑门电路
US20140029328A1 (en) * 2012-07-27 2014-01-30 Gilberto Medeiros Ribeiro Storing Data in a Non-volatile Latch
US20140028347A1 (en) * 2012-07-30 2014-01-30 Warren Robinett Implementing logic circuits with memristors
CN106158017A (zh) * 2016-06-20 2016-11-23 北京大学 基于电阻运算实现逻辑和算术运算的方法和设备
CN109542391A (zh) * 2018-11-09 2019-03-29 复旦大学 基于忆阻器的存储器内计算架构
CN109905115A (zh) * 2019-02-27 2019-06-18 华中科技大学 一种可逆逻辑电路及其操作方法
CN110827898A (zh) * 2019-10-21 2020-02-21 华中科技大学 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
WO2020099081A1 (de) * 2018-11-13 2020-05-22 Robert Bosch Gmbh Anordnung von memristoren
CN111628763A (zh) * 2020-06-19 2020-09-04 杭州电子科技大学 基于忆阻器的三值编码器电路

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080002456A1 (en) * 2002-04-04 2008-01-03 Kabushiki Kaisha Toshiba Resistance change memory device
CN102811051A (zh) * 2012-07-09 2012-12-05 华中科技大学 一种基于忆阻器的逻辑门电路
US20140029328A1 (en) * 2012-07-27 2014-01-30 Gilberto Medeiros Ribeiro Storing Data in a Non-volatile Latch
US20140028347A1 (en) * 2012-07-30 2014-01-30 Warren Robinett Implementing logic circuits with memristors
CN106158017A (zh) * 2016-06-20 2016-11-23 北京大学 基于电阻运算实现逻辑和算术运算的方法和设备
CN109542391A (zh) * 2018-11-09 2019-03-29 复旦大学 基于忆阻器的存储器内计算架构
WO2020099081A1 (de) * 2018-11-13 2020-05-22 Robert Bosch Gmbh Anordnung von memristoren
CN109905115A (zh) * 2019-02-27 2019-06-18 华中科技大学 一种可逆逻辑电路及其操作方法
CN110827898A (zh) * 2019-10-21 2020-02-21 华中科技大学 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
CN111628763A (zh) * 2020-06-19 2020-09-04 杭州电子科技大学 基于忆阻器的三值编码器电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王潇潇，焦李成，李阳阳: "《基于忆阻器蕴含门的逻辑电路综合进化算法》", 《华中科技大学学报(自然科学版)》 *

Also Published As

Publication number Publication date
CN112466365B (zh) 2022-04-15

Similar Documents

Publication Publication Date Title
US6480438B1 (en) Providing equal cell programming conditions across a large and high density array of phase-change memory cells
US7795606B2 (en) Non-volatile memory cell with enhanced filament formation characteristics
US8363449B2 (en) Floating source line architecture for non-volatile memory
CN106128503B (zh) 基于忆阻器的运算存储阵列设备及其操作方法
US7714311B2 (en) Memory device, memory circuit and semiconductor integrated circuit having variable resistance
US7577019B2 (en) Magnetic memory cell with multiple-bit in stacked structure and magnetic memory device
TW201508747A (zh) 用於交叉點記憶體結構之電壓控制技術
TWI689936B (zh) 半導體積體電路
KR102121562B1 (ko) 3차원 크로스바 메모리 구조를 이용한 뉴로 모픽 소자
CN110827898B (zh) 一种基于忆阻器的电压-电阻式可逆逻辑电路及其操作方法
CN112992226A (zh) 神经形态器件和存储器件
TWI783539B (zh) 具有外部磁場程式化輔助的超低電力推理引擎
JP7152562B2 (ja) マルチレベル超低電力推論エンジンアクセラレータ
CN111670444B (zh) 突触存储器
CN112466365B (zh) 一种三维忆阻器状态逻辑电路及或非或逻辑实现方法
CN112466366B (zh) 一种三维忆阻器状态逻辑电路及或非逻辑实现方法
WO2015100586A1 (zh) 基于阻变器件的多位全加器及其操作方法
US7535754B2 (en) Integrated circuit memory devices with MRAM voltage divider strings therein
CN109521995B (zh) 一种内嵌于忆阻器阵列的逻辑运算装置的计算方法
CN110277115A (zh) 基于磁隧道结的存储器及其读写方法、制作方法
CN113658625A (zh) 基于1t1r阵列的可重构状态逻辑操作电路及方法
JP4152263B2 (ja) データストレージメモリの複数のアレイのためのアドレス構造及び方法
WO2023060475A1 (zh) 自旋电子器件、存储单元、存储阵列和读写电路
CN113643741A (zh) 一种基于1s1r的逻辑运算单元及运算方法
CN117396961A (zh) 读操作电路、芯片及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant