CN112448905A - 一种msk数字基带信号的解调系统及解调方法 - Google Patents

Abstract

本发明涉及一种MSK数字基带信号的解调系统及解调方法，基于FPGA的逻辑资源块执行算法模块，逻辑资源块包括BLOCK RAM和DSP48E1，算法模块包括控制单元、参考信号产生单元、乘累加单元和解调处理单元；控制单元基于存储参考信号单口BLOCK RAM产生四象限顺/逆时针I/Q路参考信号；乘累加单元得到顺时针/逆时针I/Q路乘累加；乘累加单元包括采用6个DSP48E1级联实现顺时针/逆时针I/Q路乘累加的乘累加部件；控制单元基于系统时钟及解调触发指令将顺时针/逆时针乘累加输出到解调处理单元；解调处理单元基于存储解调信息的双口BLOCK RAM完成数据解调。同时公开基于上述解调系统的解调方法。本发明解决了目前MSK基带解调算法对通用逻辑资源消耗较大，无法确保结果分布在较小面积的问题。

Description

一种MSK数字基带信号的解调系统及解调方法

技术领域

本发明涉及调制解调技术领域，尤其涉及一种MSK数字基带信号的解调系统及解调方法。

背景技术

MSK(最小频移键控)信号是一种包络恒定、相位连续、带宽最小且严格正交的FSK(频移键控)信号。FPGA实现MSK基带解调算法通常会基于乘法器IP核及分布式RAM。无论是搭建一个与BLOCK RAM大小相当的储存器，还是MSK基带解调算法需要的至少24个乘法器、24个加法器，都需要用到多个可配置逻辑块内大量的查找表，触发器等资源，实现结果分布在较大的面积上所产生的布线延迟会明显限制算法的时序性能，也就是说为保证算法模块可靠工作的时钟频率远低于芯片所支持的最高时钟频率。

发明内容

鉴于上述的分析，本发明旨在提供一种MSK数字基带信号的解调系统及解调方法，以解决目前MSK基带解调算法对通用逻辑资源消耗较大，且无法确保实现结果分布在较小面积的问题。

本发明的目的主要是通过以下技术方案实现的：

一方面，本发明提供了一种MSK数字基带信号的解调系统，该解调系统基于FPGA的逻辑资源块执行算法模块，所述逻辑资源块包括BLOCK RAM和DSP48E1，所述算法模块包括控制单元、参考信号产生单元、乘累加单元和解调处理单元；

所述控制单元接收所述参考信号产生单元基于存储参考信号单口BLOCK RAM产生的四象限顺/逆时针I/Q路参考信号，并输出到所述乘累加单元；

所述乘累加单元将顺/逆时针I/Q路参考信号与I/Q路接收信号进行乘累加后得到顺时针/逆时针I/Q路乘累加，并反馈到所述控制单元；所述乘累加单元包括采用6个DSP48E1级联完成顺时针/逆时针I/Q路乘累加的乘累加部件；

所述控制单元基于系统时钟及解调触发指令将所述顺时针/逆时针I/Q路乘累加转换为顺时针/逆时针乘累加后输出到所述解调处理单元；

所述解调处理单元基于存储解调信息的双口BLOCK RAM对所述顺时针/逆时针乘累加完成数据解调。

进一步地，所述控制单元包括进程控制模块、基带采样信号输出模块、参考信号输出模块、乘累加结果缓存输出模块和回溯触发产生模块；

所述进程控制模块包括1个10比特宽度的计数器电路和初步解调使能信号产生电路；其中，高7位用于符号计数，低3位用于符号内运算时钟计数；

所述基带采样信号输出模块将12比特I/Q接收信号切换为6路12比特输出；

所述参考信号输出模块将6路12比特四象限顺/逆时针I/Q路参考信号输出6路12比特顺/逆时针I/Q路参考信号；

所述乘累加结果缓存输出模块，用于缓存输出到所述乘累加单元的顺/逆时针I/Q路参考信号，包括顺时针加法器、逆时针加法器、存储器和乘累加数据有效标志产生器；

所述回溯触发产生模块，用于产生回溯触发，包括：解调触发到达后，延迟N2个系统时钟产生有效宽度为1个系统时钟的回溯触发。

进一步地，所述计数器电路在解调触发到达后，计数器计数值清零，对系统时钟进行计数，直到完成1个数据脉冲内的所有符号的数据初步解调；所述完成数据初步解调的系统时钟计数值N2满足以下公式：

N2＝N3+(N1+D1)×6；

其中，N3为第一个符号乘累加数据运算时间延迟，N1为脉冲内包含的符号个数，D1为回溯深度。

进一步地，所述初步解调使能信号产生电路输出初步解调使能信号到所述解调处理单元的初步解调单元；解调触发到达之后，延迟N3个时钟，初步解调使能信号有效，直到完成1个数据脉冲内的所有符号的数据初步解调，初步解调使能信号无效。

进一步地，所述顺时针加法器，用于将乘累加单元输出的29比特顺时针I路乘累加与29比特顺时针Q路乘累加相加，输出30比特顺时针乘累加到存储器；

所述逆时针加法器，用于将乘累加单元输出的29比特逆时针I路乘累加与29比特逆时针Q路乘累加相加，输出30比特逆时针乘累加到存储器；

所述存储器存储连续4个时钟输出的上述30比特顺时针乘累加和30比特逆时针乘累加；

所述乘累加数据有效标志产生器输出有效标志宽度为1个系统时钟的乘累加数据有效标志到所述解调处理单元的初步解调单元。

进一步地，所述乘累加数据有效标志产生的过程如下：

解调触发到达后，延迟N3个系统时钟，产生第一个符号的乘累加数据有效标志，后续每隔6个系统时钟产生1个符号的乘累加数据有效标志，直至达到1个数据脉冲内包含的符号个数。

进一步地，所述参考信号产生单元包括存储数据读控制模块、存储参考信号单口BLOCK RAM和存储数据输出模块；

所述存储数据读控制模块用于读使能、读地址和读计数；其中，读使能在系统复位后保持有效4个系统时钟后一直无效；读使能有效期间，读地址赋值为1，读计数向上计数；读使能无效期间，读地址赋值为0；

所述存储参考信号单口BLOCK RAM用于存储宽度为576比特及深度为2的参考信号的幅度信息，存储信息在算法模块工作期间固定不变；

所述存储数据输出模块，用于当读使能有效且所述存储参考信号单口BLOCK RAM的0地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针I路参考信号输出，当读使能有效且所述存储参考信号单口BLOCK RAM的1地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针Q路参考信号输出。

进一步地，所述解调处理模块包括初步解调单元、存储解调信息的双口BLOCK RAM和回溯处理单元；

所述初步解调单元包括乘累加数据处理、动态门限调整、峰值计算、象限数据产生、比较电路、方向数据产生、写信号产生、写地址信号产生和回溯初始象限数据产生；

所述回溯处理单元包括读地址信号产生、象限回溯、解调完成信号产生和解调数据输出。

进一步地，所述乘累加数据处理，将所述控制单元输出的4×30比特顺时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特顺时针数据SS，同时将所述控制单元输出的4×30比特逆时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特逆时针数据SN；

所述初始估计能量E＝f1(PH,G,P)，其中，PH为初始相位，表示4个象限，G为动态门限，P为峰值；

所述动态门限G调整，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限的G值更新为该象限的SS值；若该象限的SN大于逆时针旋转目的象限的G，则目的象限的G值更新为该象限的SN值；

所述峰值P计算，在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN且该象限的SS大于P，则峰值P更新为该象限的SS值；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则峰值P更新为该象限的SN值；

所述象限数据QU产生，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；若该象限的SN大于逆时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；QU为16比特写数据输出的低8比特，每2比特表示调制该符号发生相位旋转的目的象限的起始象限；

所述方向数据DIR产生，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限DIR值更新为0；若该象限的SN大于逆时针旋转目的象限的G，则目的象限DIR值更新为1；DIR为16比特写数据输出的12到9比特，每1比特表示调制该符号发生相位旋转的旋转方向；

所述写信号产生，用于将初步解调使能输入作为写使能输出；

所述写地址信号产生，用于解调开始时写地址为0，每解调1个符号时写地址向上累加1；

所述回溯初始象限数据SUR产生，在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN并且该象限的SS大于P，则SUR更新为该象限顺时针旋转到达的目的象限的表示；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则SUR更新为该象限逆时针旋转到达的目的象限的表示；SUR为16比特写数据输出的第14、13比特；

所述比较电路，用于动态门限G、峰值P、象限数据QU、方向数据DIR和回溯初始象限数据SUR的5路数据计算。

进一步地，所述读地址信号产生，用于从回溯开始时至回溯使能有效期间，每个系统时钟上升沿，读地址向上累加1直到等于15后保持不变；

所述象限回溯，用于回溯触发到达后从所述存储解调信息的双口BLOCK RAM读取初始解调信息并进行缓存，并对所述缓存数据进行回溯处理产生符号旋转方向信息，具体包括：

S1，回溯触发到达后，回溯使能赋值为1，完成回溯后，回溯使能赋值为0；

S2，回溯开始时，CNT为0，回溯使能有效期间，每个系统时钟上升沿，CNT向上累加1；回溯使能有效保持时间为MAX_CNT个系统时钟，MAX_CNT＝N1+36，其中，N1为脉冲内包含的符号个数；

S3，回溯开始后，将所述存储解调信息的双口BLOCK RAM的16个单元的数据依次缓存到BUF的高128比特，缓存1个单元数据的同时，BUF的高1920比特右移128比特缓存至BUF的低1920比特；其中，所述存储解调信息的双口BLOCK RAM读数据宽度为128比特，包含8个符号的初始解调信息；

S4，完成回溯终点符号象限信息IDX的计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息高8比特中低4比特划分的4组1比特中的1组1比特表示的旋转方向，得到符号的回溯方向CODE；

S5，完成BUF计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息低8比特划分的4组2比特中的1组2比特表示的旋转起始象限；

所述解调完成信号产生，用于产生有效宽度为1个系统时钟的解调完成信号，指示完成DEM计算；

所述解调数据输出，用于在所述象限回溯完成CODE计算后对CODE数据进行变换得到中间变量DT，再由DT进行变换得到最终解调数据DEM。

另一方面，本发明提供了一种MSK数字基带信号的解调方法，包括以下步骤：

基于存储参考信号单口BLOCK RAM产生四象限顺/逆时针I/Q路参考信号；

将四象限顺/逆时针I/Q路参考信号与I/Q路接收信号进行乘累加后得到顺时针/逆时针I/Q路乘累加；所述顺时针/逆时针I/Q路乘累加采用6个DSP48E1级联实现；

基于系统时钟及解调触发指令将所述顺时针/逆时针I/Q路乘累加转换为顺时针/逆时针乘累加；

基于存储解调信息的双口BLOCK RAM对所述顺时针/逆时针乘累加完成数据解调。

进一步地，所述解调方法包括：

将12比特I/Q接收信号切换为6路12比特I/Q路信号；

将6路12比特四象限顺/逆时针I/Q路参考信号输出为6路12比特顺/逆时针I/Q路参考信号；

缓存并输出所述顺/逆时针I/Q路参考信号后，将29比特顺时针I路乘累加与29比特顺时针Q路乘累加相加，输出30比特顺时针乘累加，同时将29比特逆时针I路乘累加与29比特逆时针Q路乘累加相加，输出30比特逆时针乘累加；

连续4个时钟输出的上述30比特顺时针乘累加和30比特逆时针乘累加。

进一步地，所述解调方法包括：

解调触发指令到达后，延迟N2个系统时钟产生有效宽度为1个系统时钟的回溯触发；

解调触发指令到达后，计数器计数值清零，对系统时钟进行计数，直到完成1个数据脉冲内的所有符号的数据初步解调；所述完成数据初步解调的系统时钟计数值N2满足以下公式：

N2＝N3+(N1+D1)×6；

其中，N3为第一个符号乘累加数据运算时间延迟，N1为脉冲内包含的符号个数，D1为回溯深度；

解调触发指令到达之后，延迟N3个系统时钟，初步解调使能信号有效，直到完成1个数据脉冲内的所有符号的数据初步解调，初步解调使能信号无效；

解调触发指令到达后，延迟N3个系统时钟，产生第一个符号的乘累加数据有效标志，后续每隔6个系统时钟产生1个符号的乘累加数据有效标志，直至达到1个数据脉冲内包含的符号个数。

进一步地，所述解调方法包括：

读使能在系统复位后保持有效4个系统时钟后一直无效；读使能有效期间，读地址赋值为1，读计数向上计数；读使能无效期间，读地址赋值为0；

所述存储参考信号单口BLOCK RAM用于存储宽度为576比特及深度为2的参考信号的幅度信息，存储信息在算法模块工作期间固定不变；

当读使能有效且所述存储参考信号单口BLOCK RAM的0地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针I路参考信号输出，当读使能有效且所述存储参考信号单口BLOCK RAM的1地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针Q路参考信号输出。

进一步地，所述解调方法包括：

将输出的4×30比特顺时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特顺时针数据SS，同时将输出的4×30比特逆时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特逆时针数据SN；其中，所述初始估计能量E＝f1(PH,G,P)，PH为初始相位，表示4个象限，G为动态门限，P为峰值；

将初步解调使能输入作为写使能输出，解调开始时写地址为0，每解调1个符号时写地址向上累加1；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限的G值更新为该象限的SS值；若该象限的SN大于逆时针旋转目的象限的G，则目的象限的G值更新为该象限的SN值；

在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN且该象限的SS大于P，则峰值P更新为该象限的SS值；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则峰值P更新为该象限的SN值；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；若该象限的SN大于逆时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；QU为16比特写数据输出的低8比特，每2比特表示调制该符号发生相位旋转的目的象限的起始象限；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限DIR值更新为0；若该象限的SN大于逆时针旋转目的象限的G，则目的象限DIR值更新为1；DIR为16比特写数据输出的12到9比特，每1比特表示调制该符号发生相位旋转的旋转方向；

在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN并且该象限的SS大于P，则SUR更新为该象限顺时针旋转到达的目的象限的表示；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则SUR更新为该象限逆时针旋转到达的目的象限的表示；SUR为16比特写数据输出的第14、13比特；

将动态门限G、峰值P、象限数据QU、方向数据DIR和回溯初始象限数据SUR的5路数据进行比较计算。

进一步地，所述解调方法包括：

从回溯开始时至回溯使能有效期间，每个系统时钟上升沿，读地址向上累加1直到等于15后保持不变；

回溯触发到达后从所述存储解调信息的双口BLOCK RAM读取初始解调信息并进行缓存，并对所述缓存数据进行回溯处理产生符号旋转方向信息，具体包括：

S1，回溯触发到达后，回溯使能赋值为1，完成回溯后，回溯使能赋值为0；

S2，回溯开始时，CNT为0，回溯使能有效期间，每个系统时钟上升沿，CNT向上累加1；回溯使能有效保持时间为MAX_CNT个系统时钟，MAX_CNT＝N1+36，其中，N1为脉冲内包含的符号个数；

S3，回溯开始后，将所述存储解调信息的双口BLOCK RAM的16个单元的数据依次缓存到BUF的高128比特，缓存1个单元数据的同时，BUF的高1920比特右移128比特缓存至BUF的低1920比特；其中，所述存储解调信息的双口BLOCK RAM读数据宽度为128比特，包含8个符号的初始解调信息；

S4，完成回溯终点符号象限信息IDX的计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息高8比特中低4比特划分的4组1比特中的1组1比特表示的旋转方向，得到符号的回溯方向CODE；

S5，完成BUF计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息低8比特划分的4组2比特中的1组2比特表示的旋转起始象限；

产生有效宽度为1个系统时钟的解调完成信号，指示完成DEM计算；所述象限回溯完成CODE计算后对CODE数据进行变换得到中间变量DT，再由DT进行变换得到最终解调数据DEM。

本技术方案有益效果如下：本发明公开了一种MSK数字基带信号的解调系统及解调方法，该解调系统及解调方法利用FPGA内部专用的BLOCK RAM和DSP48E1逻辑资源实现计算密集型的回溯深度至少16的MSK基带解调算法，最大限度的利用BLOCK RAM和DSP48E1的高频、低功耗的优势，尽量减少通用逻辑资源的消耗，确保实现结果分布在较小面积，从而保证算法模块在芯片支持的最高工作频率下也能可靠运行。

本发明的其他特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例的一种MSK数字基带信号的解调系统的算法模块电路示意图；

图2为本发明实施例的乘累加单元电路示意图；

图3为本发明实施例的乘累加部件电路示意图；

图4为本发明实施例的控制单元电路示意图；

图5为本发明实施例的乘累加结果缓存输出部件电路示意图；

图6为本发明实施例的参考信号产生单元电路示意图；

图7为本发明实施例的解调处理单元电路示意图；

图8为本发明实施例的初步解调部件电路示意图；

图9为本发明实施例的回溯处理部件电路示意图；

图10为本发明实施例的工作时序示意图；

图11为本发明实施例的一种MSK数字基带信号的解调方法流程图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

本发明技术构思：FPAG除了通用的逻辑资源外，还有两个特殊用途的部件，即满足密集存储的BLOCK RAM和用于高速算数的DSP48E1片，这两个资源都按列集成在逻辑阵列中，嵌入在逻辑部分中，而且往往彼此靠近。特别适合实现与在内存中存储数据紧密联系的密集型计算，例如MSK数字基带解调算法。本发明技术方案一方面指定BLOCK RAM存储大量的算法系统运行需要存储的数据，如参考信号、初步解调信息等，充分利用芯片内优化的专用存储单元，实现很小物理空间储存大量数据。另一方面指定DSP48E1硅片资源实现多维度数据的并行乘累加计算，缩短了更新过程内部延时。BLOCK RAM和DSP48E1不仅能用芯片所支持的最高时钟频率来工作，而且在布局布线时相互靠近，在节约可配置逻辑块内大量的查找表、触发器、分布式RAM等通用逻辑资源的同时能够以较小面积达到更快的时序性能。

本发明的一个具体实施例，如图1所示，公开了一种MSK数字基带信号的解调系统，该解调系统基于FPGA的逻辑资源块执行算法模块，所述逻辑资源块包括BLOCK RAM和DSP48E1，所述算法模块包括控制单元S1、参考信号产生单元S2、乘累加单元S3和解调处理单元S4；

具体来说，本算法模块可实现脉冲内不超过112个符号的MSK数字基带信号解调，配置符号总数输入能支持不同的脉冲宽度波形应用，超过112个符号的解调，可以通过增加部分参数的定义宽度实现。

算法模块输入：(1)12比特I路信号；(2)12比特Q路信号；(3)7比特符号总数；(4)7比特回溯深度；(5)1比特系统时钟；(6)1比特系统复位；(7)1比特解调触发；(8)2比特初始相位。

算法模块输出：(1)1比特解调完成；(2)112比特解调数据。

所述控制单元S1接收所述参考信号产生单元S2基于存储参考信号单口BLOCK RAM产生的四象限顺/逆时针I/Q路参考信号，并输出到所述乘累加单元S3；

具体地，控制单元S1输入：(1)12比特I路信号；(2)12比特Q路信号；(3)7比特符号总数；(4)7比特回溯深度；(5)1比特系统时钟；(6)1比特系统复位；(7)1比特解调触发；(8)6×12比特第1象限顺时针I路参考信号；(9)6×12比特第1象限逆时针I路参考信号；(10)6×12比特第2象限顺时针I路参考信号；(11)6×12比特第2象限逆时针I路参考信号；(12)6×12比特第3象限顺时针I路参考信号；(13)6×12比特第3象限逆时针I路参考信号；(14)6×12比特第4象限顺时针I路参考信号；(15)6×12比特第4象限逆时针I路参考信号；(16)6×12比特第1象限顺时针Q路参考信号；(17)6×12比特第1象限逆时针Q路参考信号；(18)6×12比特第2象限顺时针Q路参考信号；(19)6×12比特第2象限逆时针Q路参考信号；(20)6×12比特第3象限顺时针Q路参考信号；(21)6×12比特第3象限逆时针Q路参考信号；(22)6×12比特第4象限顺时针Q路参考信号；(23)6×12比特第4象限逆时针Q路参考信号；(24)29比特顺时针I路乘累加；(25)29比特逆时针I路乘累加；(26)29比特顺时针Q路乘累加；(27)29比特逆时针Q路乘累加。控制单元S1输出：(1)6×12比特顺时针I路参考信号；(2)6×12比特逆时针I路参考信号；3)6×12比特顺时针Q路参考信号；(4)6×12比特逆时针Q路参考信号；(5)6×12比特I路信号；(6)6×12比特Q路信号；(7)4×30比特顺时针乘累加；(8)4×30比特逆时针乘累加；(9)1比特乘累加数据有效标志；(10)1比特回溯触发；(11)1比特初步解调使能；(12)3比特时钟计数值。

参考信号产生单元S2输入：(1)1比特系统复位；(2)1比特系统时钟。参考信号产生单元S2输出：(1)6×12比特第1象限顺时针I路参考信号；(2)6×12比特第1象限逆时针I路参考信号；(3)6×12比特第2象限顺时针I路参考信号；(4)6×12比特第2象限逆时针I路参考信号；(5)6×12比特第3象限顺时针I路参考信号；(6)6×12比特第3象限逆时针I路参考信号；(7)6×12比特第4象限顺时针I路参考信号；(8)6×12比特第4象限逆时针I路参考信号；(9)6×12比特第1象限顺时针Q路参考信号；(10)6×12比特第1象限逆时针Q路参考信号；(11)6×12比特第2象限顺时针Q路参考信号；(12)6×12比特第2象限逆时针Q路参考信号；(13)6×12比特第3象限顺时针Q路参考信号；(14)6×12比特第3象限逆时针Q路参考信号；(15)6×12比特第4象限顺时针Q路参考信号；(16)6×12比特第4象限逆时针Q路参考信号。

所述乘累加单元S3将顺/逆时针I/Q路参考信号与I/Q路接收信号进行乘累加后得到顺时针/逆时针I/Q路乘累加，并反馈到所述控制单元S1；所述乘累加单元包括采用6个DSP48E1级联实现顺时针/逆时针I/Q路乘累加的乘累加部件S30X(X表示1到4)；

具体地，乘累加单元S3输入：(1)1比特系统时钟；(2)6×12比特顺时针I路参考信号；(3)6×12比特逆时针I路参考信号；(4)6×12比特顺时针Q路参考信号；(5)6×12比特逆时针Q路参考信号；(6)6×12比特I路信号；(7)6×12比特Q路信号。乘累加单元S3输出：(1)29比特顺时针I路乘累加；(2)29比特逆时针I路乘累加；(3)29比特顺时针Q路乘累加；(4)29比特逆时针Q路乘累加。

如图2所示，乘累加单元S3的运算部件包括：顺时针I路乘累加S301，逆时针I路乘累加S302，顺时针Q路乘累加S303，逆时针Q路乘累加S304；上述4个乘累加运算部件内部的运算电路完全相同。

S30X(X表示1到4)输入：(1)1比特系统时钟；(2)6×12比特I/Q信号输入；(3)6×12比特参考信号输入。S30X(X表示1到4)输出：(1)29比特乘累加。

如图3所示的乘累加部件电路示意图，S30X的运算子部件包括：S30X_1第1采样点DSP48E1，S30X_2第2采样点DSP48E1，S30X_3第3采样点DSP48E1；S30X_4第4采样点DSP48E1，S30X_5第5采样点DSP48E1，S30X_6第6采样点DSP48E1。每个DPS48E1进行乘累加运算表示为：

P＝C+(A×B)；

其中，P为乘累加结果，29比特；C为被加数，28比特；A为乘数，12比特；B为被乘数，12比特。

上述6个DPS48E1进行级联，第1采样点DSP48E1的A端口(12比特第1采样点I/Q信号)和B端口(12比特第1采样点参考信号)相乘加上C端口(常数0)之后得到29比特乘累加结果从端口P输出；第2采样点DSP48E1的A端口(12比特第2采样点I/Q信号)和B端口(12比特第2采样点参考信号)相乘加上C端口(第1采样点DSP48E1的P端口的低28比特)之后得到29比特乘累加结果从端口P输出；依次类推，第6采样点DSP48E1的A端口(12比特第6采样点I/Q信号)和B端口(12比特第6采样点参考信号)相乘加上C端口(第5采样点DSP48E1的P端口的低28比特)之后得到29比特乘累加结果从端口P输出作为S30X的乘累加输出。

所述控制单元S1基于系统时钟及解调触发指令将所述顺时针/逆时针I/Q路乘累加转换为顺时针/逆时针乘累加后输出到所述解调处理单元S4；

所述解调处理单元S4基于存储解调信息的双口BLOCK RAM对所述顺时针/逆时针乘累加完成数据解调。

具体地，解调处理单元S4输入：(1)1比特系统复位；(2)1比特系统时钟；(3)1比特解调触发；(4)4×30比特顺时针乘累加；(5)4×30比特逆时针乘累加；(6)1比特乘累加数据有效标志；(7)1比特回溯触发；(8)1比特初步解调使能；(9)2比特初始相位；(10)3比特时钟计数值；(11)7比特符号总数；(12)7比特回溯深度。解调处理单元S4输出：(1)1比特解调完成；(2)112比特解调数据。

本发明的一个具体实施例，如图4所示，所述控制单元S1包括进程控制模块S101、基带采样信号输出模块S102、参考信号输出模块S103、乘累加结果缓存输出模块S104和回溯触发产生模块S105；

所述进程控制模块S101包括1个10比特宽度的计数器电路和初步解调使能信号产生电路；其中，高7位用于符号计数，低3位用于符号内运算时钟计数；

具体地，进程控制模块S101输入：(1)7比特符号总数；(2)7比特回溯深度；(3)1比特系统时钟；(4)1比特系统复位；(5)1比特解调触发。进程控制模块S101输出：(1)10比特计数值；(2)1比特初步解调使能。

所述基带采样信号输出模块S102将12比特I/Q信号切换为6路12比特输出；

具体地，基带采样信号输出模块S102输入：(1)1比特系统复位；(2)1比特系统时钟；(3)1比特解调触发；(4)10比特时钟计数值；(5)12比特I路信号；(6)12比特Q路信号。基带采样信号输出模块S102输出：(1)6×12比特I路信号；(2)6×12比特Q路信号。

解调触发到达之后，每6个系统时钟的基带采样信号输出图案如下表1所示：

表1基带采样信号输出图案

系统时钟序号	12比特I/Q信号输入	6×12比特I/Q信号输出
			1	第1个采样点	输入切换到第1路12比特输出
2	第2个采样点	输入切换到第2路12比特输出
			3	第3个采样点	输入切换到第3路12比特输出
4	第4个采样点	输入切换到第4路12比特输出
			5	第5个采样点	输入切换到第5路12比特输出
6	第6个采样点	输入切换到第6路12比特输出

所述参考信号输出模块S103将6路12比特四象限顺/逆时针I/Q路参考信号输出6路12比特顺/逆时针I/Q路参考信号；

具体地，参考信号输出模块S103输入：(1)1比特系统复位；(2)1比特系统时钟；(3)1比特解调触发；(4)10比特时钟计数值；(5)6×12比特第1象限顺时针I路参考信号；(6)6×12比特第1象限逆时针I路参考信号；(7)6×12比特第2象限顺时针I路参考信号；(8)6×12比特第2象限逆时针I路参考信号；(9)6×12比特第3象限顺时针I路参考信号；(10)6×12比特第3象限逆时针I路参考信号；(11)6×12比特第4象限顺时针I路参考信号；(12)6×12比特第4象限逆时针I路参考信号；(13)6×12比特第1象限顺时针Q路参考信号；(14)6×12比特第1象限逆时针Q路参考信号；(15)6×12比特第2象限顺时针Q路参考信号；(16)6×12比特第2象限逆时针Q路参考信号；(17)6×12比特第3象限顺时针Q路参考信号；(18)6×12比特第3象限逆时针Q路参考信号；(19)6×12比特第4象限顺时针Q路参考信号；(20)6×12比特第4象限逆时针Q路参考信号。参考信号输出模块S103输出：(1)6×12比特顺时针I路参考信号；(2)6×12比特逆时针I路参考信号；(3)6×12比特顺时针Q路参考信号；(4)6×12比特逆时针Q路参考信号。

解调触发到达之后，每6个系统时钟的参考信号输出图案如下表2所示：

表2参考信号输出图案

所述乘累加结果缓存输出模块S104，用于缓存输出到所述乘累加单元的顺/逆时针I/Q路参考信号，如图5所示，包括顺时针加法器S104_1、逆时针加法器S104_2、存储器S104_3和乘累加数据有效标志产生器S104_4。

具体地，乘累加结果缓存输出模块S104输入：(1)1比特系统复位；(2)1比特系统时钟；(3)1比特解调触发；(4)10比特时钟计数值；(5)29比特顺时针I路乘累加；(6)29比特逆时针I路乘累加；(7)29比特顺时针Q路乘累加；(8)29比特逆时针Q路乘累加。乘累加结果缓存输出模块S104输出：(1)4×30比特顺时针乘累加；(2)4×30比特逆时针乘累加；(3)1比特乘累加数据有效标志。

所述回溯触发产生模块S105，用于产生回溯触发，包括：解调触发到达后，延迟N2个系统时钟产生有效宽度为1个系统时钟的回溯触发。

具体地，回溯触发产生模块S105输入：(1)1比特系统复位；(2)1比特系统时钟；(3)1比特解调触发；(4)10比特时钟计数值。回溯触发产生模块S105输出：(1)1比特回溯触发。

本发明的一个具体实施例，所述计数器电路在解调触发到达后，计数器计数值清零，对系统时钟进行计数，直到完成1个数据脉冲内的所有符号的数据初步解调；所述完成数据初步解调的系统时钟计数值N2满足以下公式：

N2＝N3+(N1+D1)×6；

其中，N3为第一个符号乘累加数据运算时间延迟，N1为脉冲内包含的符号个数，D1为回溯深度。需要说明的是，通常D1≥16，假设N1＝112，D1＝16，则N2＝781。由于受到符号总数、回溯深度以及计数值等参数位数的限制，N1+D1≤128，需要解调脉冲内更多符号的应用，适量增加相关参数的位数即可实现。

本发明的一个具体实施例，所述初步解调使能信号产生电路输出初步解调使能信号到所述解调处理单元S4的初步解调单元S401；解调触发到达之后，延迟N3个时钟，初步解调使能信号有效，直到完成1个数据脉冲内的所有符号的数据初步解调，初步解调使能信号无效。

具体来说，结合图1，初步解调使能信号产生电路输出到解调处理单元S4的初步解调单元S401，在初步解调使能信号有效期间，进行初步解调运算。解调触发到达之后，延迟N3个时钟，本发明算法中N3＝13。假设N1＝112，D1＝16，初步解调使能信号有效保持781个时钟。

本发明的一个具体实施例，如图5所示，所述顺时针加法器S104_1，用于将乘累加单元S3输出的29比特顺时针I路乘累加与29比特顺时针Q路乘累加相加，输出30比特顺时针乘累加到存储器S104_3；

所述逆时针加法器S104_2，用于将乘累加单元S3输出的29比特逆时针I路乘累加与29比特逆时针Q路乘累加相加，输出30比特逆时针乘累加到存储器S104_3；

所述存储器S104_3存储连续4个时钟输出的上述30比特顺时针乘累加和30比特逆时针乘累加；

所述乘累加数据有效标志产生器S104_4输出有效标志宽度为1个系统时钟的乘累加数据有效标志到所述解调处理单元S3的初步解调单元S401。

本发明的一个具体实施例，所述乘累加数据有效标志产生的过程如下：

解调触发到达后，延迟N3个系统时钟，产生第一个符号的乘累加数据有效标志，后续每隔6个系统时钟产生1个符号的乘累加数据有效标志，直至达到1个数据脉冲内包含的符号个数。

具体地，解调触发到达之后，延迟N3个时钟，本发明算法中N3＝13，产生第1个符号的乘累加数据有效标志，之后每6个系统时钟，产生1个符号的乘累加数据有效标志，第i个符号的乘累加数据有效标志延迟解调触发的系统时钟个数N4满足以下公式：

N4＝N3+(i-1)×6,i＝1,2,…，112。

本发明的一个具体实施例，如图6所示，所述参考信号产生单元S2包括存储数据读控制模块S201、存储参考信号单口BLOCK RAM S202和存储数据输出模块S203；

所述存储数据读控制模块S201用于读使能、读地址和读计数；其中，读使能在系统复位后保持有效4个系统时钟后一直无效；读使能有效期间，读地址赋值为1，读计数向上计数；读使能无效期间，读地址赋值为0；

具体地，存储数据读控制模块S201输入：(1)1比特系统复位；(2)1比特系统时钟。存储数据读控制模块S201输出：(1)1比特读使能；(2)1比特读地址；(3)2比特读计数。

所述存储参考信号单口BLOCK RAM S202用于存储宽度为576比特及深度为2的参考信号的幅度信息(共计1152比特)，且存储信息在算法模块工作期间固定不变；

具体地，存储参考信号单口BLOCK RAM S202输入：(1)1比特系统时钟；(2)1比特读地址；(3)1比特读使能。存储参考信号单口BLOCK RAM S202输出：(1)576比特读数据。

需要说明的是，BLOCK RAM的数据宽度为576比特，存储深度为2，BLOCK RAM的存储信息固定不变，算法模块工作期间不能对其进行写操作。

所述存储数据输出模块S203，用于当读使能有效且所述存储参考信号单口BLOCKRAM S202的0地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针I路参考信号输出，当读使能有效且所述存储参考信号单口BLOCK RAM S202的1地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针Q路参考信号输出。

具体地，存储数据输出模块S203输入：(1)1比特系统时钟；(2)1比特读使能；(3)2比特读计数。存储数据输出模块S203输出：(1)6×12比特第1象限顺时针I路参考信号；(2)6×12比特第1象限逆时针I路参考信号；(3)6×12比特第2象限顺时针I路参考信号；(4)6×12比特第2象限逆时针I路参考信号；(5)6×12比特第3象限顺时针I路参考信号；(6)6×12比特第3象限逆时针I路参考信号；(7)6×12比特第4象限顺时针I路参考信号；(8)6×12比特第4象限逆时针I路参考信号；(9)6×12比特第1象限顺时针Q路参考信号；(10)6×12比特第1象限逆时针Q路参考信号；(11)6×12比特第2象限顺时针Q路参考信号；(12)6×12比特第2象限逆时针Q路参考信号；(13)6×12比特第3象限顺时针Q路参考信号；(14)6×12比特第3象限逆时针Q路参考信号；(15)6×12比特第4象限顺时针Q路参考信号；(16)6×12比特第4象限逆时针Q路参考信号。

读使能有效且S202的0地址单元读数据有效，576比特读数据分配到上述存储数据输出模块S203输出的(1)-(8)项I路参考信号。

读使能有效且S202的1地址单元读数据有效，576比特读数据分配到上述存储数据输出模块S203输出的(9)-(16)项Q路参考信号。

本发明的一个具体实施例，如图7所示，所述解调处理模块S4包括初步解调单元S401、存储解调信息的双口BLOCK RAM S402和回溯处理单元S403；

具体地，初步解调单元S401输入：(1)1比特系统时钟；(2)1比特系统复位；(3)1比特解调触发；(4)7比特符号总数；(5)4×30比特顺时针乘累加；(6)4×30比特逆时针乘累加；(7)1比特乘累加数据有效标志；(8)1比特初步解调使能；(9)2比特初始相位；(10)3比特时钟计数值。初步解调单元S401输出：(1)1比特写使能；(2)7比特写地址；(3)16比特写数据。

存储解调信息的双口BLOCK RAM S402输入：(1)1比特系统时钟；(2)7比特写地址；(3)16比特写数据；(4)1比特写使能；(5)4比特读地址。存储解调信息的双口BLOCK RAMS402输出：(1)128比特读数据。

需要说明的是，BLOCK RAM的写数据宽度16比特，写地址宽度7比特(存储深度128)；读数据宽度128比特，读地址宽度4比特(存储深度16)。每16比特数据表示1个符号的解调信息，定义如下

象限信息：低8比特；

方向信息：高8比特中的低4比特；

回溯初始象限信息：高4比特的低2比特；

待定义：高2比特。

回溯处理单元S403输入：(1)1比特系统复位；(2)1比特系统时钟；(3)1比特解调触发；(4)1比特回溯触发；(5)7比特符号总数；(6)7比特回溯深度；(7)128比特读数据。回溯处理单元S403输出：(1)4比特读地址；(2)1比特解调完成；(3)112比特解调数据。

如图8所示，所述初步解调单元S401包括乘累加数据处理S401_1、动态门限调整S401_2、峰值计算S401_3、象限数据产生S401_4、比较电路S401_5、方向数据产生S401_6、写信号产生S401_7、写地址信号产生S401_8和回溯初始象限数据产生S401_9；

如图9所示，所述回溯处理单元S403包括读地址信号产生S403_1、象限回溯S403_2、解调完成信号产生S403_3和解调数据输出S403_4。

本发明的一个具体实施例，如图8所示，所述乘累加数据处理S401_1，将所述控制单元S1输出的4×30比特顺时针乘累加(每30比特对应1个象限)与内部产生的4×30比特旋转到达象限的初始估计能量E(每30比特对应1个象限)相加得到4×31比特顺时针数据SS，同时将所述控制单元S1输出的4×30比特逆时针乘累加(每30比特对应1个象限)与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特逆时针数据SN；

所述初始估计能量E＝f1(PH,G,P)，其中，PH为初始相位，表示4个象限，G为动态门限，P为峰值；

具体地，PH为初始相位输入，2比特，表示4个象限；G为动态门限，4×31比特，每31比特对应1个象限；P为峰值，31比特。第1个符号解调开始时的E由初始相位决定，后续符号解调开始时的E值随着解调过程中G与P的差值变化。

所述动态门限G调整S401_2，G＝f2(SS,SN,G)，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限的G值更新为该象限的SS值；若该象限的SN大于逆时针旋转目的象限的G，则目的象限的G值更新为该象限的SN值；

所述峰值P计算S401_3，P＝f3(SS,SN,P)，在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN且该象限的SS大于P，则峰值P更新为该象限的SS值；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则峰值P更新为该象限的SN值；

所述象限数据QU产生S401_4，QU＝f4(SS,SN,G)，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限QU值(2比特)更新为该象限的表示(0表示第1象限，1表示第2象限，2表示第3象限，3表示第4象限)；若该象限的SN大于逆时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；QU为16比特写数据输出的低8比特，每2比特表示调制该符号发生相位旋转的目的象限的起始象限；具体地，QU[7:6]表示旋转目的象限第4象限的起始象限，QU[5:4]表示旋转目的象限第3象限的起始象限，QU[3:2]表示旋转目的象限第2象限的起始象限，QU[1:0]比特表示旋转目的象限第1象限的起始象限。例如：QU[8:7]＝0,表示目的象限第4象限的旋转起始象限是第1象限。

所述方向数据DIR产生S401_6，DIR＝f5(SS,SN,G)，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限DIR值更新为0；若该象限的SN大于逆时针旋转目的象限的G，则目的象限DIR值更新为1；DIR为16比特写数据输出的12到9比特，每1比特表示调制该符号发生相位旋转的旋转方向(1为逆时针，0为顺时针)。具体地，DIR[3]表示旋转目的象限第4象限的旋转方向，DIR[2]表示旋转目的象限第3象限的旋转方向，DIR[1]表示旋转目的象限第2象限的旋转方向，DIR[0]表示旋转目的象限第4象限的旋转方向。例如：QU[3]＝0,到达目的象限第4象限的旋转方向是顺时针。

所述写信号产生S401_7，用于将初步解调使能输入作为写使能输出；

所述写地址信号产生S401_8，用于解调开始时写地址为0，每解调1个符号时写地址向上累加1；

所述回溯初始象限数据SUR产生S401_9，SUR＝f6(SS,SN,P)，在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN并且该象限的SS大于P，则SUR更新为该象限顺时针旋转到达的目的象限的表示(0表示第1象限，1表示第2象限，2表示第3象限，3表示第4象限)；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则SUR更新为该象限逆时针旋转到达的目的象限的表示；SUR为16比特写数据输出的第14、13比特输出；

所述比较电路S401_5，用于动态门限G、峰值P、象限数据QU、方向数据DIR和回溯初始象限数据SUR的5路数据计算。

本发明的一个具体实施例，如图9所示，所述读地址信号产生S403_1，用于从回溯开始时至回溯使能有效期间，每个系统时钟上升沿，读地址向上累加1直到等于15后保持不变；

所述象限回溯S403_2，用于回溯触发到达后从所述存储解调信息的双口BLOCKRAM S402读取初始解调信息并进行缓存，并对所述缓存数据(BUF[2047:0]，2048比特)进行回溯处理产生符号旋转方向信息(CODE[111:0]，112比特)，具体包括：

S1，回溯使能算法：回溯触发到达后，回溯使能赋值为1，完成回溯后，回溯使能赋值为0；回溯使能有效保持时间为MAX_CNT个系统时钟。

S2，时针计数值CNT算法：回溯开始时，CNT为0，回溯使能有效期间，每个系统时钟上升沿，CNT向上累加1；回溯使能有效保持时间为MAX_CNT个系统时钟，MAX_CNT＝N1+36，其中，N1为脉冲内包含的符号个数；

S3，BUF算法：回溯开始之前：BUF[2047:0]＝0；回溯开始后，将所述存储解调信息的双口BLOCK RAM S402的16个单元的数据依次(地址由低到高)缓存到BUF的高128比特，缓存1个单元数据的同时，BUF的高1920比特右移128比特缓存至BUF的低1920比特；其中，所述存储解调信息的双口BLOCK RAM读数据宽度为128比特，包含8个符号的初始解调信息；

S4，CODE算法：完成回溯终点符号象限信息IDX(112×2比特，每个符号2比特)的计算后，CODEi等于第(i+1)个符号的回溯方向，即通过IDXi指向的第i+1个符号的16比特初始解调信息高8比特中低4比特划分的4组1比特中的1组1比特表示的旋转方向，得到符号的回溯方向CODE；IDXi指向定义如下：0：指向最低1比特；1：指向次低1比特；2：指向次高1比特；3：指向最高1比特。其中，i＝0,1，…，111。

S5，IDX算法：完成BUF计算后，首先IDXi(2比特)等于第(i+D1+1)个符号的回溯初始象限(该符号的16比特初始解调信息高4比特的低2比特)；之后IDXi依次等于第(i+D1+1-j)个符号的回溯象限，即通过IDXi指向的第i+1个符号的16比特初始解调信息低8比特划分的4组2比特中的1组2比特表示的旋转起始象限；IDXi指向定义如下：0，指向低2比特；1，指向低4比特的高2比特；2，指向高4比特的低2比特；3，指向高2比特。其中：i＝0,1，…，111，D1为回溯深度，j＝0,1…，D1-1。

所述解调完成信号产生S403_3，用于产生有效宽度为1个系统时钟的解调完成信号，指示完成DEM计算；

所述解调数据输出S403_4、，用于在所述象限回溯完成CODE计算后对CODE数据进行变换得到中间变量DT，再由DT进行变换得到最终解调数据DEM。

具体地，在所述象限回溯S403_2完成CODE计算后，对CODE数据进行变换得到中间变量DT[110:0]，再由DT进行变换得到最终解调数据DEM[111:0]输出。代码如下：

a.DT算法

DT[0]＝CODE[0]xor‘0’；

DT[i]＝CODE[i]xor DT[i-1]；i＝1,2,…，111；

b.DEM算法

DEM[0]＝0；

DEM[i]＝DT[i-1]；i＝1,2,…，111。

根据上述解调系统，本发明实施例的算法模块的工作时序如图10所示。

本发明的一个具体实施例，如图11所示，公开了一种MSK数字基带信号的解调方法，包括以下步骤：

步骤1、基于存储参考信号单口BLOCK RAM产生四象限顺/逆时针I/Q路参考信号；

步骤2、将四象限顺/逆时针I/Q路参考信号与I/Q路接收信号进行乘累加后得到顺时针/逆时针I/Q路乘累加；所述顺时针/逆时针I/Q路乘累加采用6个DSP48E1级联实现；

步骤3、基于系统时钟及解调触发指令将所述顺时针/逆时针I/Q路乘累加转换为顺时针/逆时针乘累加；

步骤4、基于存储解调信息的双口BLOCK RAM对所述顺时针/逆时针乘累加完成数据解调。

本发明的一个具体实施例，所述解调方法包括：

将12比特I/Q接收信号切换为6路12比特I/Q路信号；

将6路12比特四象限顺/逆时针I/Q路参考信号输出为6路12比特顺/逆时针I/Q路参考信号；

缓存并输出所述顺/逆时针I/Q路参考信号后，将29比特顺时针I路乘累加与29比特顺时针Q路乘累加相加，输出30比特顺时针乘累加，同时将29比特逆时针I路乘累加与29比特逆时针Q路乘累加相加，输出30比特逆时针乘累加；

连续4个时钟输出的上述30比特顺时针乘累加和30比特逆时针乘累加。

本发明的一个具体实施例，所述解调方法包括：

解调触发指令到达后，延迟N2个系统时钟产生有效宽度为1个系统时钟的回溯触发；

解调触发指令到达后，计数器计数值清零，对系统时钟进行计数，直到完成1个数据脉冲内的所有符号的数据初步解调；所述完成数据初步解调的系统时钟计数值N2满足以下公式：

N2＝N3+(N1+D1)×6；

其中，N3为第一个符号乘累加数据运算时间延迟，N1为脉冲内包含的符号个数，D1为回溯深度；

解调触发指令到达之后，延迟N3个系统时钟，初步解调使能信号有效，直到完成1个数据脉冲内的所有符号的数据初步解调，初步解调使能信号无效；

解调触发指令到达后，延迟N3个系统时钟，产生第一个符号的乘累加数据有效标志，后续每隔6个系统时钟产生1个符号的乘累加数据有效标志，直至达到1个数据脉冲内包含的符号个数。

本发明的一个具体实施例，所述解调方法包括：

读使能在系统复位后保持有效4个系统时钟后一直无效；读使能有效期间，读地址赋值为1，读计数向上计数；读使能无效期间，读地址赋值为0；

所述存储参考信号单口BLOCK RAM用于存储宽度为576比特及深度为2的参考信号的幅度信息，存储信息在算法模块工作期间固定不变；

当读使能有效且所述存储参考信号单口BLOCK RAM的0地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针I路参考信号输出，当读使能有效且所述存储参考信号单口BLOCK RAM的1地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针Q路参考信号输出。

本发明的一个具体实施例，所述解调方法包括：

将输出的4×30比特顺时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特顺时针数据SS，同时将输出的4×30比特逆时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特逆时针数据SN；其中，所述初始估计能量E＝f1(PH,G,P)，PH为初始相位，表示4个象限，G为动态门限，P为峰值；

将初步解调使能输入作为写使能输出，解调开始时写地址为0，每解调1个符号时写地址向上累加1；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限的G值更新为该象限的SS值；若该象限的SN大于逆时针旋转目的象限的G，则目的象限的G值更新为该象限的SN值；

在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN且该象限的SS大于P，则峰值P更新为该象限的SS值；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则峰值P更新为该象限的SN值；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；若该象限的SN大于逆时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；QU为16比特写数据输出的低8比特，每2比特表示调制该符号发生相位旋转的目的象限的起始象限；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限DIR值更新为0；若该象限的SN大于逆时针旋转目的象限的G，则目的象限DIR值更新为1；DIR为16比特写数据输出的12到9比特，每1比特表示调制该符号发生相位旋转的旋转方向；

在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN并且该象限的SS大于P，则SUR更新为该象限顺时针旋转到达的目的象限的表示；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则SUR更新为该象限逆时针旋转到达的目的象限的表示；SUR为16比特写数据输出的第14、13比特；

将动态门限G、峰值P、象限数据QU、方向数据DIR和回溯初始象限数据SUR的5路数据进行比较计算。

本发明的一个具体实施例，所述解调方法包括：

从回溯开始时至回溯使能有效期间，每个系统时钟上升沿，读地址向上累加1直到等于15后保持不变；

回溯触发到达后从所述存储解调信息的双口BLOCK RAM读取初始解调信息并进行缓存，并对所述缓存数据进行回溯处理产生符号旋转方向信息，具体包括：

S1，回溯触发到达后，回溯使能赋值为1，完成回溯后，回溯使能赋值为0；

S2，回溯开始时，CNT为0，回溯使能有效期间，每个系统时钟上升沿，CNT向上累加1；回溯使能有效保持时间为MAX_CNT个系统时钟，MAX_CNT＝N1+36，其中，N1为脉冲内包含的符号个数；

S3，回溯开始后，将所述存储解调信息的双口BLOCK RAM的16个单元的数据依次缓存到BUF的高128比特，缓存1个单元数据的同时，BUF的高1920比特右移128比特缓存至BUF的低1920比特；其中，所述存储解调信息的双口BLOCK RAM读数据宽度为128比特，包含8个符号的初始解调信息；

S4，完成回溯终点符号象限信息IDX的计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息高8比特中低4比特划分的4组1比特中的1组1比特表示的旋转方向，得到符号的回溯方向CODE；

S5，完成BUF计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息低8比特划分的4组2比特中的1组2比特表示的旋转起始象限；

产生有效宽度为1个系统时钟的解调完成信号，指示完成DEM计算；所述象限回溯完成CODE计算后对CODE数据进行变换得到中间变量DT，再由DT进行变换得到最终解调数据DEM。

综上所述，本发明公开了一种MSK数字基带信号的解调系统及解调方法，该解调系统及解调方法利用FPGA内部专用的BLOCK RAM和DSP48E1逻辑资源实现计算密集型的回溯深度至少16的MSK基带解调算法，最大限度的利用BLOCK RAM和DSP48E1的高频、低功耗的优势，尽量减少通用逻辑资源的消耗，确保实现结果分布在较小面积，从而保证算法模块在芯片支持的最高工作频率下也能可靠运行。

本领域技术人员可以理解，实现上述实施例中方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (16)

1.一种MSK数字基带信号的解调系统，其特征在于，该解调系统基于FPGA的逻辑资源块执行算法模块，所述逻辑资源块包括BLOCK RAM和DSP48E1，所述算法模块包括控制单元、参考信号产生单元、乘累加单元和解调处理单元；

所述控制单元接收所述参考信号产生单元基于存储参考信号单口BLOCK RAM产生的四象限顺/逆时针I/Q路参考信号，并输出到所述乘累加单元；

所述乘累加单元将顺/逆时针I/Q路参考信号与I/Q路接收信号进行乘累加后得到顺时针/逆时针I/Q路乘累加，并反馈到所述控制单元；所述乘累加单元包括采用6个DSP48E1级联实现顺时针/逆时针I/Q路乘累加的乘累加部件；

所述控制单元基于系统时钟及解调触发指令将所述顺时针/逆时针I/Q路乘累加转换为顺时针/逆时针乘累加后输出到所述解调处理单元；

所述解调处理单元基于存储解调信息的双口BLOCK RAM对所述顺时针/逆时针乘累加完成数据解调。

2.根据权利要求1所述的解调系统，其特征在于，所述控制单元包括进程控制模块、基带采样信号输出模块、参考信号输出模块、乘累加结果缓存输出模块和回溯触发产生模块；

所述进程控制模块包括1个10比特宽度的计数器电路和初步解调使能信号产生电路；其中，高7位用于符号计数，低3位用于符号内运算时钟计数；

所述基带采样信号输出模块将12比特I/Q接收信号切换为6路12比特输出；

所述参考信号输出模块将6路12比特四象限顺/逆时针I/Q路参考信号输出6路12比特顺/逆时针I/Q路参考信号；

所述乘累加结果缓存输出模块，用于缓存输出到所述乘累加单元的顺/逆时针I/Q路参考信号，包括顺时针加法器、逆时针加法器、存储器和乘累加数据有效标志产生器；

所述回溯触发产生模块，用于产生回溯触发，包括：解调触发到达后，延迟N2个系统时钟产生有效宽度为1个系统时钟的回溯触发。

3.根据权利要求2所述的解调系统，其特征在于，所述计数器电路在解调触发到达后，计数器计数值清零，对系统时钟进行计数，直到完成1个数据脉冲内的所有符号的数据初步解调；所述完成数据初步解调的系统时钟计数值N2满足以下公式：

N2＝N3+(N1+D1)×6；

其中，N3为第一个符号乘累加数据运算时间延迟，N1为脉冲内包含的符号个数，D1为回溯深度。

4.根据权利要求2所述的解调系统，其特征在于，所述初步解调使能信号产生电路输出初步解调使能信号到所述解调处理单元的初步解调单元；解调触发到达之后，延迟N3个时钟，初步解调使能信号有效，直到完成1个数据脉冲内的所有符号的数据初步解调，初步解调使能信号无效。

5.根据权利要求2所述的解调系统，其特征在于，所述顺时针加法器，用于将乘累加单元输出的29比特顺时针I路乘累加与29比特顺时针Q路乘累加相加，输出30比特顺时针乘累加到存储器；

所述逆时针加法器，用于将乘累加单元输出的29比特逆时针I路乘累加与29比特逆时针Q路乘累加相加，输出30比特逆时针乘累加到存储器；

所述存储器存储连续4个时钟输出的上述30比特顺时针乘累加和30比特逆时针乘累加；

所述乘累加数据有效标志产生器输出有效标志宽度为1个系统时钟的乘累加数据有效标志到所述解调处理单元的初步解调单元。

6.根据权利要求5所述的解调系统，其特征在于，所述乘累加数据有效标志产生的过程如下：

解调触发到达后，延迟N3个系统时钟，产生第一个符号的乘累加数据有效标志，后续每隔6个系统时钟产生1个符号的乘累加数据有效标志，直至达到1个数据脉冲内包含的符号个数。

7.根据权利要求1或5所述的解调系统，其特征在于，所述参考信号产生单元包括存储数据读控制模块、存储参考信号单口BLOCK RAM和存储数据输出模块；

所述存储数据读控制模块用于读使能、读地址和读计数；其中，读使能在系统复位后保持有效4个系统时钟后一直无效；读使能有效期间，读地址赋值为1，读计数向上计数；读使能无效期间，读地址赋值为0；

所述存储参考信号单口BLOCK RAM用于存储宽度为576比特及深度为2的参考信号的幅度信息，存储信息在算法模块工作期间固定不变；

所述存储数据输出模块，用于当读使能有效且所述存储参考信号单口BLOCK RAM的0地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针I路参考信号输出，当读使能有效且所述存储参考信号单口BLOCK RAM的1地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针Q路参考信号输出。

8.根据权利要求1所述的解调系统，其特征在于，所述解调处理模块包括初步解调单元、存储解调信息的双口BLOCK RAM和回溯处理单元；

所述初步解调单元包括乘累加数据处理、动态门限调整、峰值计算、象限数据产生、比较电路、方向数据产生、写信号产生、写地址信号产生和回溯初始象限数据产生；

所述回溯处理单元包括读地址信号产生、象限回溯、解调完成信号产生和解调数据输出。

9.根据权利要求8所述的解调系统，其特征在于，所述乘累加数据处理，将所述控制单元输出的4×30比特顺时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特顺时针数据SS，同时将所述控制单元输出的4×30比特逆时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特逆时针数据SN；

所述初始估计能量E＝f1(PH,G,P)，其中，PH为初始相位，表示4个象限，G为动态门限，P为峰值；

所述动态门限G调整，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限的G值更新为该象限的SS值；若该象限的SN大于逆时针旋转目的象限的G，则目的象限的G值更新为该象限的SN值；

所述峰值P计算，在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN且该象限的SS大于P，则峰值P更新为该象限的SS值；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则峰值P更新为该象限的SN值；

所述象限数据QU产生，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；若该象限的SN大于逆时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；QU为16比特写数据输出的低8比特，每2比特表示调制该符号发生相位旋转的目的象限的起始象限；

所述方向数据DIR产生，在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限DIR值更新为0；若该象限的SN大于逆时针旋转目的象限的G，则目的象限DIR值更新为1；DIR为16比特写数据输出的12到9比特，每1比特表示调制该符号发生相位旋转的旋转方向；

所述写信号产生，用于将初步解调使能输入作为写使能输出；

所述写地址信号产生，用于解调开始时写地址为0，每解调1个符号时写地址向上累加1；

所述回溯初始象限数据SUR产生，在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN并且该象限的SS大于P，则SUR更新为该象限顺时针旋转到达的目的象限的表示；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则SUR更新为该象限逆时针旋转到达的目的象限的表示；SUR为16比特写数据输出的第14、13比特；

所述比较电路，用于动态门限G、峰值P、象限数据QU、方向数据DIR和回溯初始象限数据SUR的5路数据计算。

10.根据权利要求8所述的解调系统，其特征在于，所述读地址信号产生，用于从回溯开始时至回溯使能有效期间，每个系统时钟上升沿，读地址向上累加1直到等于15后保持不变；

所述象限回溯，用于回溯触发到达后从所述存储解调信息的双口BLOCK RAM读取初始解调信息并进行缓存，并对所述缓存数据进行回溯处理产生符号旋转方向信息，具体包括：

S1，回溯触发到达后，回溯使能赋值为1，完成回溯后，回溯使能赋值为0；

S2，回溯开始时，CNT为0，回溯使能有效期间，每个系统时钟上升沿，CNT向上累加1；回溯使能有效保持时间为MAX_CNT个系统时钟，MAX_CNT＝N1+36，其中，N1为脉冲内包含的符号个数；

S3，回溯开始后，将所述存储解调信息的双口BLOCK RAM的16个单元的数据依次缓存到BUF的高128比特，缓存1个单元数据的同时，BUF的高1920比特右移128比特缓存至BUF的低1920比特；其中，所述存储解调信息的双口BLOCK RAM读数据宽度为128比特，包含8个符号的初始解调信息；

S4，完成回溯终点符号象限信息IDX的计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息高8比特中低4比特划分的4组1比特中的1组1比特表示的旋转方向，得到符号的回溯方向CODE；

S5，完成BUF计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息低8比特划分的4组2比特中的1组2比特表示的旋转起始象限；

所述解调完成信号产生，用于产生有效宽度为1个系统时钟的解调完成信号，指示完成DEM计算；

所述解调数据输出，用于在所述象限回溯完成CODE计算后对CODE数据进行变换得到中间变量DT，再由DT进行变换得到最终解调数据DEM。

11.一种MSK数字基带信号的解调方法，其特征在于，包括以下步骤：

基于存储参考信号单口BLOCK RAM产生四象限顺/逆时针I/Q路参考信号；

将四象限顺/逆时针I/Q路参考信号与I/Q路接收信号进行乘累加后得到顺时针/逆时针I/Q路乘累加；所述顺时针/逆时针I/Q路乘累加采用6个DSP48E1级联实现；

基于系统时钟及解调触发指令将所述顺时针/逆时针I/Q路乘累加转换为顺时针/逆时针乘累加；

基于存储解调信息的双口BLOCK RAM对所述顺时针/逆时针乘累加完成数据解调。

12.根据权利要求11所述的解调方法，其特征在于，包括：

将12比特I/Q接收信号切换为6路12比特I/Q路信号；

将6路12比特四象限顺/逆时针I/Q路参考信号输出为6路12比特顺/逆时针I/Q路参考信号；

缓存并输出所述顺/逆时针I/Q路参考信号后，将29比特顺时针I路乘累加与29比特顺时针Q路乘累加相加，输出30比特顺时针乘累加，同时将29比特逆时针I路乘累加与29比特逆时针Q路乘累加相加，输出30比特逆时针乘累加；

连续4个时钟输出的上述30比特顺时针乘累加和30比特逆时针乘累加。

13.根据权利要求11所述的解调方法，其特征在于，包括：

解调触发指令到达后，延迟N2个系统时钟产生有效宽度为1个系统时钟的回溯触发；

解调触发指令到达后，计数器计数值清零，对系统时钟进行计数，直到完成1个数据脉冲内的所有符号的数据初步解调；所述完成数据初步解调的系统时钟计数值N2满足以下公式：

N2＝N3+(N1+D1)×6；

其中，N3为第一个符号乘累加数据运算时间延迟，N1为脉冲内包含的符号个数，D1为回溯深度；

解调触发指令到达之后，延迟N3个系统时钟，初步解调使能信号有效，直到完成1个数据脉冲内的所有符号的数据初步解调，初步解调使能信号无效；

解调触发指令到达后，延迟N3个系统时钟，产生第一个符号的乘累加数据有效标志，后续每隔6个系统时钟产生1个符号的乘累加数据有效标志，直至达到1个数据脉冲内包含的符号个数。

14.根据权利要求11所述的解调方法，其特征在于，包括：

读使能在系统复位后保持有效4个系统时钟后一直无效；读使能有效期间，读地址赋值为1，读计数向上计数；读使能无效期间，读地址赋值为0；

所述存储参考信号单口BLOCK RAM用于存储宽度为576比特及深度为2的参考信号的幅度信息，存储信息在算法模块工作期间固定不变；

当读使能有效且所述存储参考信号单口BLOCK RAM的0地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针I路参考信号输出，当读使能有效且所述存储参考信号单口BLOCK RAM的1地址单元读数据有效时，将576比特读数据分配到四象限顺/逆时针Q路参考信号输出。

15.根据权利要求12所述的解调方法，其特征在于，包括：

将输出的4×30比特顺时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特顺时针数据SS，同时将输出的4×30比特逆时针乘累加与内部产生的4×30比特旋转到达象限的初始估计能量E相加得到4×31比特逆时针数据SN；其中，所述初始估计能量E＝f1(PH,G,P)，PH为初始相位，表示4个象限，G为动态门限，P为峰值；

将初步解调使能输入作为写使能输出，解调开始时写地址为0，每解调1个符号时写地址向上累加1；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限的G值更新为该象限的SS值；若该象限的SN大于逆时针旋转目的象限的G，则目的象限的G值更新为该象限的SN值；

在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN且该象限的SS大于P，则峰值P更新为该象限的SS值；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则峰值P更新为该象限的SN值；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；若该象限的SN大于逆时针旋转目的象限的G，则目的象限QU值更新为该象限的表示；QU为16比特写数据输出的低8比特，每2比特表示调制该符号发生相位旋转的目的象限的起始象限；

在每个符号的解调过程中遍历4个象限，若该象限的SS大于顺时针旋转目的象限的G，则目的象限DIR值更新为0；若该象限的SN大于逆时针旋转目的象限的G，则目的象限DIR值更新为1；DIR为16比特写数据输出的12到9比特，每1比特表示调制该符号发生相位旋转的旋转方向；

在每个符号的解调过程中遍历4个象限，若该象限的SS不小于该象限的SN并且该象限的SS大于P，则SUR更新为该象限顺时针旋转到达的目的象限的表示；否则，若该象限的SN不小于该象限的SS并且该象限的SN大于P，则SUR更新为该象限逆时针旋转到达的目的象限的表示；SUR为16比特写数据输出的第14、13比特；

将动态门限G、峰值P、象限数据QU、方向数据DIR和回溯初始象限数据SUR的5路数据进行比较计算。

16.根据权利要求13所述的解调方法，其特征在于，包括：

从回溯开始时至回溯使能有效期间，每个系统时钟上升沿，读地址向上累加1直到等于15后保持不变；

回溯触发到达后从所述存储解调信息的双口BLOCK RAM读取初始解调信息并进行缓存，并对所述缓存数据进行回溯处理产生符号旋转方向信息，具体包括：

S1，回溯触发到达后，回溯使能赋值为1，完成回溯后，回溯使能赋值为0；

S2，回溯开始时，CNT为0，回溯使能有效期间，每个系统时钟上升沿，CNT向上累加1；回溯使能有效保持时间为MAX_CNT个系统时钟，MAX_CNT＝N1+36，其中，N1为脉冲内包含的符号个数；

S3，回溯开始后，将所述存储解调信息的双口BLOCK RAM的16个单元的数据依次缓存到BUF的高128比特，缓存1个单元数据的同时，BUF的高1920比特右移128比特缓存至BUF的低1920比特；其中，所述存储解调信息的双口BLOCK RAM读数据宽度为128比特，包含8个符号的初始解调信息；

S4，完成回溯终点符号象限信息IDX的计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息高8比特中低4比特划分的4组1比特中的1组1比特表示的旋转方向，得到符号的回溯方向CODE；

S5，完成BUF计算后，通过IDXi指向的第i+1个符号的16比特初始解调信息低8比特划分的4组2比特中的1组2比特表示的旋转起始象限；

产生有效宽度为1个系统时钟的解调完成信号，指示完成DEM计算；所述象限回溯完成CODE计算后对CODE数据进行变换得到中间变量DT，再由DT进行变换得到最终解调数据DEM。

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