CN112447520A - 半导体装置的形成方法 - Google Patents

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宋学昌
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Abstract

本公开实施例提供一种半导体装置的形成方法，其是以高温热处理和选择性的氢等离子体处理来处理源极/漏极凹口的方式。高温热处理将凹口中的表面变平滑，并移除氧化物以及蚀刻副产物。氢等离子体处理垂直及水平地扩大凹口，并抑制凹口中的表面的进一步氧化。

Description

半导体装置的形成方法
技术领域
本公开实施例涉及半导体技术，尤其涉及半导体装置及其形成方法。
背景技术
半导体装置用于各式各样的电子应用中，例如个人电脑、手机、数字相机和其他电子设备。半导体装置一般通过在半导体基底上依序地沉积绝缘层或介电层、导电层和半导体层材料，并使用光刻技术将各种材料层图案化，以形成电路组件和元件于其上。
半导体产业通过持续降低最小部件(feature)的尺寸，持续改善各种电子组件(例如晶体管、二极管、电阻、电容等)的集成密度，使得更多的组件整合于既定面积中。然而，当降低最小部件的尺寸，出现了应解决的附加问题。
发明内容
本公开实施例的目的在于提供一种半导体装置的形成方法，以解决上述至少一个问题。
在一些实施例中，提供半导体装置的形成方法，此方法包含从基底形成鳍；在鳍上方形成栅极结构；在栅极结构的一侧上蚀刻源极/漏极凹口；将源极/漏极凹口加热至温度大于700℃，进而使源极/漏极凹口的表面变平滑6％至12％；以及在源极/漏极凹口中成长外延源极/漏极区。
在一些其他实施例中，提供半导体装置的形成方法，此方法包含蚀刻基底以从基底形成鳍；在鳍上方形成栅极结构，栅极结构包含栅极堆叠物、在栅极堆叠物的第一侧上的第一栅极间隔件以及在栅极堆叠物的第二侧上的第二栅极间隔件；在与第一栅极间隔件相邻的栅极结构的第一侧上的鳍中蚀刻凹口；处理凹口以从凹口中移除鳍的材料的副产物和氧化物，并使凹口的表面平滑；以及在凹口中形成外延源极/漏极区。
在另外一些实施例中，提供半导体装置，半导体装置包含远端等离子体腔体，远端等离子体腔体包含等离子体产生器和气体源；等离子体传送腔体；以及工作腔体，工作腔体包含喷头和基座，其中喷头和基座被配置以对基座上的工件加热以提供至少700℃的热量，基座包含金属合金和在金属合金上方的金属涂层，其中等离子体传送腔体将远端等离子体腔体连接至工作腔体，且被配置以将等离子体的产物提供至工作腔体。
本公开实施例的有益效果在于，本公开实施例提供以高温热处理和选择性的氢自由基处理来处理凹口的方式。这些处理改善了凹口的表面品质，使得外延源极/漏极区沉积于具有较高品质的凹口中，导致较少的漏电流和较高效率的装置。加工装置包含用于提供高温热处理的加工腔体，加工腔体包含加热的平台和加热的喷头，加热的平台涂布金属以防止平台材料扩散至工件中，加热的平台和加热的喷头一起为工件提供高热量。加工腔体也可包含远端等离子体源，远端等离子体源将氢自由基提供至工件，以用于氢自由基处理。最终的装置具有增加的驱动电流效能。
附图说明
根据以下的详细说明并配合所附附图可以更加理解本公开实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1显示依据一些实施例的鳍式场效晶体管(Fin Field-Effect Transistor，FinFET)的范例的三维视图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图14A、图14B、图14C、图14D、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图20A和图20B为依据一些实施例的制造鳍式场效晶体管的中间阶段的剖面示意图。
图21和图22为依据一些实施例的加工工具的示意图。
图23和图24为依据一些实施例的从底座增加或移除金属涂层的工艺流程图。
附图标记如下：
50:基底
50N,50P,89:区域
51:分隔线
52:鳍
54:绝缘材料
56:隔离区
58:通道区
60:虚设介电层
62:虚设栅极层
64:掩膜层
72:虚设栅极
74:掩膜
80:栅极密封间隔件
82:外延源极/漏极区
82A:第一阶段源极/漏极区
86:栅极间隔件
87:接触蚀刻停止层
88:第一层间电介质
90,150,170:凹口
92:栅极介电层
94:栅极电极
94A:衬垫层
94B:功函数调整层
94C:填充材料
96:栅极掩膜
108:第二层间电介质
110:栅极接点
112:源极/漏极接点
155:残留物
160:高温热处理
165:氢自由基处理
200:加工工具
205:电脑主机
210,215.220:加工腔体
300:工作腔体
310:传送腔体
320:远端等离子体腔体
325:远端等离子体产生器
330:气体源
335:远端等离子体
340:机构
350:基座
360:金属涂层
370:工件
380:喷头
410,420,430,440,450,460:步骤
h1,h2:高度
s1,s2:表面平滑度
w1,w2:宽度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本公开。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了还可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或部件与另一(多个)元件或(多个)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所示出的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
在形成鳍式场效晶体管(FinFET)的源极/漏极区的步骤中，可将鳍对应于源极/漏极区的区域凹陷，并在凹口中成长外延半导体材料。然而，在将源极/漏极区凹陷的工艺步骤中，凹口可具有负面影响外延源极/漏极区的品质的粗糙表面。本公开实施例包含在形成外延源极/漏极区之前为凹口提供平滑表面的工艺。一实施例包含在修改的加工腔体中的高温工艺以移除氧化物，而另一实施例也包含防止再氧化及提高清洁效率的氢自由基处理(hydrogen radical treatment)。在此工艺之后，后续形成的外延源极/漏极区提供增加的装置电流效能。特别来说，驱动电流(Ideff)与漏电流(Ioff)的比值可增加3％至4％。换句话说，降低了漏电流。再者，通过本文描述的工艺实现源极/漏极区较好的外延成长，可提高导通电流。再者，可达成后续形成接点的较好着陆的产率窗。换句话说，由于外延具有较高品质，因此外延的上表面具有较大的有效着陆区域来接收接点，进而增加整体产率。
图1显示依据一些实施例的鳍式场效晶体管的范例的三维视图。鳍式场效晶体管包括在基底50(例如半导体基底)上的鳍52。隔离区56(有时被称为浅沟槽隔离(ShallowTrench Isolation，STI)区)设置于基底50中，且鳍52突出于相邻的隔离区56之上。虽然个别描述/显示隔离区56和基底50，但是本文所用的术语“基底”可单指半导体基底或包含隔离区的半导体基底。此外，虽然显示鳍52与基底50为单一、连续的材料，但是鳍52/或基底50可包括单一材料或多个材料。在本文中，鳍52可指在相邻的隔离区56之间延伸的部分。
栅极介电层92沿鳍52的侧壁和顶表面，而栅极电极94在栅极介电层92上方。外延源极/漏极区82设置于鳍52相对于栅极介电层92和栅极电极94的两侧上。图1更显示用于之后附图的参考剖面。剖面A-A为沿栅极电极94的纵轴且在例如垂直于鳍式场效晶体管的外延源极/漏极区82之间的电流方向的方向。剖面B-B垂直于剖面A-A且沿鳍52的纵轴，并在例如鳍式场效晶体管的外延源极/漏极区82之间的电流方向的方向。剖面C-C平行于剖面A-A，并延伸通过鳍式场效晶体管的源极/漏极区。为了清楚起见，后续附图参考这些参考剖面。
在使用栅极后制(gate-last)工艺形成的鳍式场效晶体管的背景下讨论本文描述的一些实施例。在其他实施例中，可使用栅极先制(gate-first)工艺。再者，一些实施例考虑了在平面装置中使用的方面，例如平面场效晶体管。
图2-图16B为依据一些实施例的制造鳍式场效晶体管的中间阶段的剖面示意图。第2-7图显示图1中的参考剖面A-A，除了上述附图有多个鳍/鳍式场效晶体管。在图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A沿着图1中的参考剖面A-A显示，且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图18C、图19B和图20B沿着图1中的相似剖面B-B显示，除了上述附图有多个鳍/鳍式场效晶体管。图14C和图14D沿图1的参考剖面C-C显示，除了上述附图有多个鳍/鳍式场效晶体管。图11C为如下所述的基底表面的近视图。
在图2中，提供基底50。基底50可为半导体基底，例如块状(bulk)半导体、绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底或类似物，基底50可为掺杂(例如掺杂p型或n型掺杂物)或未掺杂。基底50可为晶片，例如硅晶片。一般来说，绝缘层上覆半导体基底为形成于绝缘层上的半导体材料层。绝缘层可为例如埋置氧化(buried oxide，BOX)层、氧化硅层或类似物。绝缘层提供于基底上，一般为硅基底或玻璃基底。也可使用其他基底，例如多层或渐变(gradient)基底。在一些实施例中，基底50的半导体材料可包含硅、锗、化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述的组合。
基底50具有区域50N和区域50P。区域50N可用于形成n型装置，例如N型金属氧化物半导体(n-type metal oxide semiconductor，NMOS)晶体管(例如n型鳍式场效晶体管)。区域50P可用于形成p型装置，例如P型金属氧化物半导体(p-type metal oxidesemiconductor，PMOS)晶体管(例如p型鳍式场效晶体管)。区域50N可与区域50P物理隔开(通过分隔线51)，且任何数量的装置部件(例如其他有源装置、掺杂区、隔离结构等)可设置于区域50N与区域50P之间。
在图3中，鳍52形成于基底50中。鳍52为半导体条带。在一些实施例中，鳍52可通过在基底50中蚀刻沟槽以形成于基底50中。此蚀刻可为任何合适的蚀刻工艺，例如反应性离子蚀刻(reactive ion etch，RIE)、中子束蚀刻(neutral beam etch，NBE)、类似方法或前述的组合。此蚀刻可为各向异性。
可通过任何合适的方法将鳍图案化。举例来说，鳍可通过使用一个或多个光刻工艺(包含双重图案化或多重图案化工艺)来图案化。一般来说，双重图案化或多重图案化工艺结合了光刻和自对准工艺，以创造具有较小间距的图案，举例来说，此图案具有比使用单一直接光刻工艺可获得的间距更小的图案。举例来说，在一实施例中，牺牲层形成于基底上方并通过使用光刻工艺图案化。间隔物通过使用自对准工艺形成于图案化牺牲层旁边。接着，移除牺牲层，且可接着使用剩下的间隔物将鳍图案化。在一些实施例中，掩膜(或其他层)可保留于鳍52上。
在图4中，绝缘材料54形成于基底50上方以及相邻鳍52之间。绝缘材料54可为氧化物(例如氧化硅)、氮化物、类似物或前述的组合，且可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、可流动化学气相沉积(flowable CVD，FCVD)(例如在远端等离子体系统中的基于化学气相沉积的材料沉积，并后固化使其转变为另一材料，例如氧化物)、类似方法或前述的组合形成。可使用通过任何合适的工艺形成其他绝缘材料。在显示的实施例中，绝缘材料54为通过可流动化学气相沉积工艺形成的氧化硅。在形成绝缘材料之后，可进行退火工艺。在一实施例中，可形成绝缘材料54使得多余的绝缘材料54覆盖鳍52。虽然显示绝缘材料54为单一层，但是一些实施例可使用多层。举例来说，在一些实施例中，衬垫(未显示)可先沿基底50和鳍52的表面形成。之后，如上所述的填充材料可形成于衬垫上方。
在图5中，对绝缘材料54进行移除工艺，以移除在鳍52上方多余的绝缘材料54。在一些实施例中，可使用平坦化工艺，例如包含化学机械研磨(chemical mechanicalpolish，CMP)、回蚀刻工艺、前述的组合或类似方法。平坦化工艺暴露出鳍52，使得在完成平坦化工艺之后，鳍52的顶表面与绝缘材料54的顶表面齐平。在掩膜保留在鳍52上的实施例中，平坦化工艺可暴露出掩膜或移除掩膜，使得在完成平坦化工艺之后，掩膜或鳍52的顶表面分别与绝缘材料的顶表面齐平。
在图6中，将绝缘材料54凹陷，以形成隔离区56。将绝缘材料54凹陷，使得在区域50N和区域50P中的鳍52的上部从相邻的隔离区56之间突出。再者，隔离区56的顶表面可具有如显示的平坦表面、凸面、凹面(例如凹陷)或前述的组合。隔离区56的顶表面可通过合适的蚀刻工艺形成平坦、凸面及/或凹面。隔离区56可通过使用合适的蚀刻工艺凹陷，例如对绝缘材料54的材料有选择性的蚀刻工艺(例如蚀刻绝缘材料54的速率大于蚀刻鳍52的速率)。举例来说，可例如使用稀释氢氟酸(dilute hydrofluoric，dHF)以进行氧化物移除。
第2-6图所描述的工艺仅为可形成鳍52的一个范例。在一些实施例中，鳍可通过外延成长工艺形成。举例来说，介电层可形成于基底50的顶表面上方，且可蚀刻出通过介电层的沟槽，以暴露出下方的基底50。同质外延结构可外延成长于沟槽中，且可将介电层凹陷，使得同质外延结构从介电层突出，以形成鳍。此外，在一些实施例中，异质外延结构可用于鳍52。举例来说，可将图5中的鳍52凹陷，并在凹陷的鳍52上方外延成长不同于鳍52的材料。在这些实施例中，鳍52包括凹陷的材料以及设置于凹陷的材料上方的外延成长材料。在另一实施例中，介电层可形成于基底50的顶表面上方，且可蚀刻出通过介电层的沟槽。接着，异质外延结构可通过使用不同于基底50的材料外延成长于沟槽中，且可将介电层凹陷，使得异质外延结构从介电层突出，以形成鳍52。在外延成长同质外延或异质外延结构的一些实施例中，外延成长材料可在成长期间原位(in situ)掺杂，其可免除之前或后续的注入，但是可一起使用原位掺杂和注入掺杂。
再者，在区域50N(例如N型金属氧化物半导体区)中外延成长不同于在区域50P(例如P型金属氧化物半导体区)可为有利的。在各种实施例中，鳍52的上部可由硅锗(SixGe1-x，其中x可在0至1的范围中)、碳化硅、纯锗或大致纯锗、第III-V族化合物半导体、第II-VI族化合物半导体或类似物形成。举例来说，可用于形成第III-V族化合物半导体的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和类似物，但不限于此。
在图6中，合适的井区(未显示)可形成于鳍52及/或基底50中。在一些实施例中，P型井可形成于区域50N中，且N型井可形成于区域50P中。在一些实施例中，P型井或N型井可皆形成于于区域50N和区域50P中。
在有着不同井区类型的实施例中，可通过使用光刻胶或其他掩膜(未显示)来达成用于区域50N和区域50P的不同注入步骤。举例来说，光刻胶可形成于区域50N中的鳍52和隔离区56上方。将光刻胶图案化以暴露出基底50的区域50P(例如P型金属氧化物半导体区)。光刻胶可通过使用旋涂技术形成，且可通过使用合适的光刻技术图案化。在将光刻胶图案化之后，进行n型杂质注入于区域50P中，且光刻胶可作为掩膜来大致防止n型杂质注入区域50N(例如N型金属氧化物半导体区域)中。n型杂质可为被注入区域中的磷、砷、锑或类似物至浓度等于或小于1018cm-3，例如在约1016cm-3至约1018cm-3之间。在注入之后，可例如通过合适的灰化工艺来移除光刻胶。
在区域50P的注入之后，光刻胶形成于区域50P中的鳍52和隔离区56上方。将光刻胶图案化以暴露出基底50的区域50N(例如N型金属氧化物半导体区)。光刻胶可通过使用旋涂技术形成，且可通过使用合适的光刻技术图案化。在将光刻胶图案化之后，进行p型杂质注入于区域50N中，且光刻胶可作为掩膜来大致防止p型杂质注入区域50P(例如P型金属氧化物半导体区域)中。p型杂质可为被注入区域中的硼、氟化硼、铟或类似物至浓度等于或小于1018cm-3，例如在约1016cm-3至约1018cm-3之间。在注入之后，可例如通过合适的灰化工艺来移除光刻胶。
在区域50N和区域50P的注入之后，可进行退火来修复注入损坏并活化被注入的p型及/或n型杂质。在一些实施例中，外延鳍的成长材料可在成长期间原位掺杂，其可免除注入，但是可一起使用原位掺杂和注入掺杂。
在图7中，虚设介电层60形成于鳍52上。虚设介电层60可例如为氧化硅、氮化硅、前述的组合或类似物，且可通过合适的技术来沉积或热成长。虚设栅极层62形成于虚设介电层60上方，且掩膜层64形成于虚设栅极层62上方。虚设栅极层62可沉积于虚设介电层60上方，并接着通过化学机械研磨来平坦化。掩膜层64可沉积于虚设栅极层62上方。虚设栅极层62可为导电材料或非导电材料，且可选自包含非晶硅、多晶硅(polycrystalline-silicon，polysilicon)、多晶硅锗(polycrystalline silicon-germanium，poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组。虚设栅极层62可通过物理气相沉积(physicalvapor deposition，PVD)、化学气相沉积、溅镀沉积或本领域已知和使用以沉积所选材料的其他技术来沉积。虚设栅极层62可由具有与隔离区的蚀刻有着高蚀刻选择性的其他材料制成。掩膜层64可包含例如氮化硅、氮氧化硅或类似物。在此范例中，形成单层虚设栅极层62和单层掩膜层64横跨区域50N和区域50P。可以注意的是，显示虚设介电层60覆盖鳍52仅为例示性目的。在一些实施例中，可沉积虚设介电层60使得虚设介电层60覆盖隔离区56，虚设介电层60延伸于虚设栅极层62与隔离区56之间。
在图8A和图8B中，通过使用合适的光刻和蚀刻技术将掩膜层64图案化以形成掩膜74。接着，掩膜74的图案可转移至虚设栅极层62以形成虚设栅极72。在一些实施例中(未显示)，掩膜74的图案也可通过合适的蚀刻技术转移至虚设介电层60。虚设栅极72覆盖对应鳍52的通道区58。掩膜74的图案可用于将每个虚设栅极72与相邻的虚设栅极物理隔开。虚设栅极72也可具有长度方向大致垂直于对应外延鳍52的长度方向。
再者，在图8A和图8B中，栅极密封间隔件80可形成于虚设栅极72、掩膜74及/或鳍52的暴露表面上。热氧化或沉积之后进行各向异性蚀刻可形成栅极密封间隔件80。栅极密封间隔件80可由氧化硅、氮化硅、氮氧化硅或类似物形成。
在形成栅极密封间隔件80之后，可进行用于轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区(未明确显示)的注入。在有着不同装置类型的实施例中，相似于上述图6的注入，掩膜(例如光刻胶)可形成于区域50N上方，同时暴露出区域50P，且可将合适类型(例如p型)的杂质注入区域50P中暴露的鳍52中。接着，可移除掩膜。之后，掩膜(例如光刻胶)可形成于区域50P上方，同时暴露出区域50N，且可将合适类型(例如n型)的杂质注入区域50N中暴露的鳍52中。接着，可移除掩膜。n型杂质可为任何前述的n型杂质，且p型杂质可为任何前述的p型杂质。轻掺杂源极/漏极区可具有杂质的浓度在约1015cm-3至约1019cm-3。可使用退火来修复注入损坏并活化注入的杂质。
在图9A和9B中，栅极间隔件86沿虚设栅极72和掩膜74的侧壁形成于栅极密封间隔件80上。栅极间隔件86可通过顺应性沉积绝缘材料，接着各向异性蚀刻绝缘材料来形成。栅极间隔件86的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氧化硅、前述的组合或类似物。
可以注意的是，以上公开一般为描述形成间隔件和轻掺杂源极/漏极区的工艺。可使用其他工艺和顺序。举例来说，可使用较少或较多的间隔件，可使用不同顺序的步骤(例如在形成栅极间隔件86之前，可不蚀刻栅极密封间隔件80，产生“L形”栅极密封间隔件，可形成和移除间隔件等)。再者，n型和p型装置可通过使用不同的结构和步骤形成。举例来说，用于n型装置的轻掺杂源极/漏极区可在形成栅极密封间隔件80之前形成，而用于p型装置的轻掺杂源极/漏极区可在形成栅极密封间隔件80之后形成。
在图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图14C和图14D中，描述形成外延源极/漏极区82(请参照例如图14B)的工艺。外延源极/漏极区82形成于鳍52中，以在对应通道区58中施加应力，进而改善效能。外延源极/漏极区82形成于鳍52中，使得每个虚设栅极72设置于各对相邻的外延源极/漏极区82之间。在一些实施例中，外延源极/漏极区82可延伸进入鳍52中，且也可穿透鳍52。在一些实施例中，栅极间隔件86用于将外延源极/漏极区82与虚设栅极72以合适的横向距离隔开，使得外延源极/漏极区82不会使后续形成最终的鳍式场效晶体管的栅极短路。
在图10A和图10B中，区域50N(例如N型金属氧化物半导体区)中的外延源极/漏极区82可通过将区域50P(例如P型金属氧化物半导体区)遮蔽，并蚀刻区域50N中的鳍52的源极/漏极区，以在鳍52中形成凹口150。相似地，区域50P(例如P型金属氧化物半导体区)中的外延源极/漏极区82可通过将区域50N(例如N型金属氧化物半导体区)遮蔽，并蚀刻区域50P中的鳍52的源极/漏极区，以在鳍52中形成凹口150。在区域50N中的凹口150和区域50P中的凹口150可在相同或不同的工艺中形成。接着，可使用合适的材料在区域50N和区域50P的每一者中以不同的工艺形成外延源极/漏极区82，如以下进一步详细描述。
凹口150可通过使用任何合适的工艺形成，例如使用合适材料的干蚀刻(例如反应性离子蚀刻(RIE))或湿蚀刻。由于凹口150的蚀刻的缘故，残留物155可留在凹口150中。此残留物155可包含蚀刻工艺的副产物以及鳍52的材料的氧化物。
在图11A、图11B和图11C中，对凹口150进行高温热处理160，其导致烧除残留物155，包含烧除副产物和氧化物。在一些实施例中，可在氢环境中进行高温热处理160，进而导致残留物155和氢反应，氢可接着从含有基底50的加工腔体抽空。由于高温热处理160的缘故，增加了表面平滑度，进而在凹口150中提供用于外延源极/漏极区82的较好的基座。在图11C中，提供基底50的近视剖面示意图，其显示在高温热处理160之前的凹口150中的基底50的表面平滑度s1(上图)以及在高温热处理160之后的凹口150中的基底50的表面平滑度s2(下图)。表面平滑度s1和s2为凹口150的表面从顶点到最低点的垂直距离的均方根(root-mean-square，RMS)计算值。在一些实施例中，在高温热处理160之后的凹口150的表面的表面平滑度s2可在约0.24nm RMS与0.26nm RMS之间，例如约0.25nm RMS。在高温热处理160之前的表面平滑度s1可在约0.26nm RMS与0.28nm RMS之间，例如约0.27nm RMS。因此，nm RMS表面平滑度可缩小约
Figure BDA0002445421070000121
RMS至约
Figure BDA0002445421070000122
RMS，凹口150的平滑度可增加约6％至约12％，但是也可考虑其他数值。
可对凹口进行高温热处理160在温度约700℃与约900℃之间(例如约800℃)约60秒与120秒之间(例如约90秒)。可在约100torr至约200torr(例如约150torr)的真空环境中进行高温热处理160，但是可使用其他数值。在一些实施例中，可通过使氢以流量在约25000sccm与约31000sccm之间(例如约28000sccm)进入腔体中来提供氢环境。
在一些实施例中，可使用个别的涂布工艺来以金属涂层涂布加工腔体的基座。基座在高温热处理160期间握持基底50。金属涂层可用于防止基座的材料在高温热处理160期间浸入基底50。以下参照图23-图24进一步描述涂布工艺。
凹口150可具有高度h1和宽度w1。高度h1可从凹口150的最低点垂直至鳍52的顶部测量。宽度w1可在凹口150的最宽点测量。在一些实施例中，高度h1可在约40nm与约60nm之间，例如约48nm与约50nm之间，但是可考虑并使用其他数值。在一些实施例中，宽度w1可在约18nm与约28nm之间，例如约22nm与约24nm之间，但是可考虑并使用其他数值。
在图12A和图12B中，在一些实施例中，可进行选择性的氢自由基处理165。氢自由基处理165为凹口150提供氢自由基。氢自由基导致凹口150变得更加凹陷，且变宽至超过用于形成凹口150的原始掩膜的横向幅度。较深且较宽的凹口170具有高度h2和宽度w2。高度h2可从凹口170的最低点垂直至鳍52的顶部测量。宽度w2可在凹口170的最宽点测量。在一些实施例中，凹口170的宽度的横向幅度可与栅极间隔件86的一部分垂直对齐。在一些实施例中，凹口170的宽度的横向幅度可与栅极密封间隔件80的一部分垂直对齐。
在一些实施例中，高度h2可在约41nm与约71nm之间，例如约49nm与约51nm之间，但是可考虑并使用其他数值。在一些实施例中，宽度w2可在约20nm与约34nm之间，例如约24nm与约29nm之间，但是可考虑并使用其他数值。因此，由于氢自由基处理165的缘故，宽度可增加约10％至约30％，且高度可增加约2％至约7％，但是可达到并考虑超出这些范围的其他数值。再者，由于氢自由基处理165的缘故，凹口170的宽度w2可相对于凹口150的宽度w1增加2nm至6nm，凹口170的高度h2可相对于凹口150的高度h1增加1nm至3nm。
氢自由基处理165将氢自由基提供至图11B的凹口150的表面。氢自由基可从远端等离子体源形成，例如以下参照图22所述。等离子体可由氢气形成。远端等离子体将产生氢气的离子和自由基。离子可通过带电的传输管或其他带电板偏转，这些带电的传输管或其他带电板将吸引离子，进而使得氢离子大致不通过加工腔体。氢自由基进入加工腔体并接触凹口150中的基底50。氢自由基进入加工腔体并将与基底50以及高温热处理160之后可能留下的任何残留物的材料反应。在一些实施例中，氢可与硅反应，并在凹口170中的基底50的表面处形成稳定的硅氢化合物，例如硅烷、乙硅烷或丙硅烷。凹口170中的硅氢化合物例如比图11B的未处理的凹口150更抗氧化。
作为氢自由基处理165的结果，因为具有化学稳定的硅氢化合物，当基底50移动至用于成长外延源极/漏极区82的沉积腔体时，可减少或防止凹口170的再氧化。氢自由基处理165也提高了高温热处理160的清洁效率，也可提高个别的清洁工艺的清洁效率，个别的清洁工艺可在氢自由基处理165之后以及在成长外延源极/漏极区82之前进行。
在形成外延源极/漏极区82之后(以下进一步描述)，在使用氢自由基处理165的实施例中，可在外延源极/漏极区82与基底50之间的界面处发现氢浓度。氢浓度在界面处可为最大，并具有减降低的浓度的第一梯度进一步进入基底50，且具有降低的浓度的第二梯度进一步进入后续形成的外延源极/漏极区82，在后续加工中，氢可从基底50扩散至外延源极/漏极区82中。
在图13A和图13B中，在凹口170中开始外延成长区域50N和区域50P中的外延源极/漏极区82。在一些实施例中，如图13A和图13B所示，可在两阶段或多个阶段成长外延源极/漏极区82。图13A和图13B显示在第一阶段外延成长之后的第一阶段源极/漏极区82A。由于高温热处理160和氢自由基处理165的缘故，改善了第一阶段源极/漏极区82A的均匀性。因为第一阶段源极/漏极区82A作为用于成长外延源极/漏极区82的其余部分的基础，因此第一阶段源极/漏极区82A的均匀性也改善了后续形成的外延源极/漏极区82的其余部分。
在图14A和图14B中，形成外延源极/漏极区82的其余部分。在区域50N中，外延源极/漏极区82(包含第一阶段源极/漏极区82A)可包含任何合适的材料，例如适用于n型鳍式场效晶体管的材料。举例来说，假如鳍52为硅，区域50N中的外延源极/漏极区82可包含在通道区58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂碳化硅、磷化硅或类似物。区域50N中的外延源极/漏极区82可具有从鳍52的各自表面凸起的表面，且可具有刻面。
在区域50P中，外延源极/漏极区82(包含第一阶段源极/漏极区82A)可包含任何合适的材料，例如适用于p型鳍式场效晶体管的材料。举例来说，假如鳍52为硅，区域50P中的外延源极/漏极区82可包括在通道区58中施加应缩应变的材料，例如硅锗、硼掺杂硅锗、锗、锗锡或类似物。区域50P中的外延源极/漏极区82也可具有从鳍52的各自表面凸起的表面，且可具有刻面。
由于外延源极/漏极区82具有高质量，因此增加了后续形成的接点的着陆区域。举例来说，在一些实施例中，着陆区域的尺寸可从约50nm2与100nm2之间增加至约150nm2与200nm2。因此，本公开实施例相对于未处理的凹口开口增加了着陆区域约200％与约300％之间。具有较大的着陆区域意味着光刻容错较宽松，因此，可成功地制作更多接点，进而增加整体装置产率。再者，由于外延成长良好，因此可提高装置的开关电流比(Ion-Ioffratio)，其中Ion为最大或导通电流，而Ioff为漏电流。因此，可增加装置效率，并降低操作装置所需的驱动电流(Ideff)。特别来说，如上所述，通过高温热处理160和氢自由基处理165降低漏电流(Ioff)。
可将外延源极/漏极区82(包含第一阶段源极/漏极区82A)及/或鳍52注入掺杂物以形成源极/漏极区，此工艺相似于上述用于形成轻掺杂源极/漏极区的工艺，接着进行退火。源极/漏极区可具有杂质浓度在约1019cm-3至约1021cm-3之间。用于源极/漏极区的n型杂质及/或p型杂质可为前述的任何杂质。在一些实施例中，外延源极/漏极区82可在成长期间原位掺杂。
由于用于在区域50N和区域50P中形成外延源极/漏极区82的外延工艺，因此外延源极/漏极区82的上表面具有刻面横向向外扩展超过鳍52的侧壁。在一些实施例中，如图14C所示，这些刻面导致同一个鳍式场效晶体管的相邻外延源极/漏极区82合并。在其他实施例中，如图14D所示，在完成外延工艺之后，相邻的外延源极/漏极区82保持隔开。在图14C和图14D显示的实施例中，形成栅极间隔件86覆盖鳍52的侧壁的一部分，鳍52的侧壁延伸至隔离区56之上，进而阻挡外延成长。在一些其他实施例中，可调整用于形成栅极间隔件86的间隔件蚀刻以移除间隔件材料，使得外延成长区延伸至隔离区56的表面。
在图15A和图15B中，第一层间电介质(inter-layer dielectric，ILD)88沉积于图10A和图10B显示的结构上方。第一层间电介质88可由介电材料形成，且可通过任何合适的方法沉积，例如化学气相沉积、等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD)或可流动化学气相沉积(FCVD)。介电材料可包含磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、硼掺杂磷硅酸盐玻璃(boron-dopedphospho-silicate glass，BPSG)、未掺杂硅酸盐玻璃(undoped silicate glass，USG)或类似物。可使用任何合适的工艺形成其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer，CESL)87设置于第一层间电介质88与外延源极/漏极区82、掩膜74和栅极间隔件86之间。接触蚀刻停止层87可包括介电材料，例如氮化硅、氧化硅、氮氧化硅或类似物，接触蚀刻停止层87可具有与上方的第一层间电介质88不同蚀刻速率的材料。
在图16A和图16B中，可进行平坦化工艺(例如化学机械研磨)，使第一层间电介质88的顶表面与虚设栅极72或掩膜74的顶表面齐平。平坦化工艺也可移除虚设栅极72上的掩膜74以及栅极密封间隔件80和栅极间隔件86沿掩膜74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86和第一层间电介质88的顶表面齐平。因此，虚设栅极72的顶表面暴露出第一层间电介质88。在一些实施例中，可保留掩膜74，在此情况下，平坦化工艺使第一层间电介质88的顶表面与掩膜74的顶表面齐平。
在图17A和图17B中，在蚀刻步骤中移除虚设栅极72和如果存在的掩膜74，以形成凹口90。也可移除凹口90中的虚设介电层60的一部分。在一些实施例中，仅移除虚设栅极72，而保留虚设介电层60，且凹口90暴露出虚设介电层60。在一些实施例中，从管芯的第一区(例如核心逻辑区)中的凹口90中移除虚设介电层60，且虚设介电层60保留在管芯的第二区(例如输入/输出区)中的凹口90中。在一些实施例中，虚设栅极72通过各向异性干蚀刻工艺移除。举例来说，蚀刻工艺可包含使用反应气体选择性蚀刻虚设栅极72而不蚀刻第一层间电介质88或栅极间隔件86的干蚀刻工艺。每个凹口90暴露出及/或覆盖对应鳍52的通道区58。每个通道区58设置于相邻对的外延源极/漏极区82之间。在移除期间，虚设介电层60可作为蚀刻虚设栅极72时的蚀刻停止层。接着，在移除虚设栅极72之后，可选择性地移除虚设介电层60。
在图18A和图18B中，形成栅极介电层92和栅极电极94作为取代栅极。图18C为图18B的区域89的详细视图。栅极介电层92顺应性沉积于凹口90中，例如沉积于鳍52的顶表面和侧壁上以及栅极密封间隔件80/栅极间隔件86的侧壁上。栅极介电层92也可形成于第一层间电介质88的顶表面上。依据一些实施例，栅极介电层92包括氧化硅、氮化硅或前述的多层。在一些实施例中，栅极介电层92包含高介电常数介电材料，且在这些实施例中，栅极介电层92可具有介电常数值大于约7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐和前述的组合。栅极介电层92的形成方法可包含分子束沉积(Molecular-BeamDeposition，MBD)、原子层沉积(atomic layer deposition，ALD)、等离子体辅助化学气相沉积和类似方法。在虚设介电层60的一部分保留于凹口90中的实施例中，栅极介电层92包含虚设介电层60的材料(例如SiO2--)。
栅极电极94个别沉积于栅极介电层92上方，并填充凹口90的剩下部分。栅极电极94可包含含金属材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述的组合或前述的多层。举例来说，虽然图18B显示单一层的栅极电极94，但是栅极电极94可包括任何数量的衬垫层94A、任何数量的功函数调整层94B和填充材料94C，如图18C所示。在填充凹口90之后，可进行平坦化工艺(例如化学机械研磨)以移除栅极介电层92和栅极电极94的材料的多余部分，这些多余部分在第一层间电介质88的顶表面上方。因此，栅极电极94和栅极介电层92的材料的剩下部分形成最终鳍式场效晶体管的取代栅极。栅极电极94和栅极介电层92可被统称为“栅极堆叠物”。栅极和栅极堆叠物可沿鳍52的通道区58的侧壁延伸。
在区域50N和区域50P中的栅极介电层92的形成可同时发生，使得每个区域中的栅极介电层92由相同材料形成，且栅极电极94的形成可同时发生，使得每个区域中的栅极电极94由相同材料形成。在一些实施例中，每个区域中的栅极介电层92可通过不同的工艺形成，使得栅极介电层92可为不同材料，且/或每个区域中的栅极电极94可通过不同的工艺形成，使得栅极电极94可为不同材料。当使用不同的工艺时，可使用各种掩膜步骤来遮蔽并暴露出合适的区域。
在图19A和图19B中，第二层间电介质108沉积于第一层间电介质88上方。在一些实施例中，第二层间电介质108为通过可流动化学气相沉积方法形成的可流动膜。在一些实施例中，第二层间电介质108由介电材料形成，例如磷硅酸盐玻璃、硼硅酸盐玻璃、硼掺杂磷硅酸盐玻璃、未掺杂硅酸盐玻璃或类似物，且可通过任何合适的方法沉积，例如化学气相沉积和等离子体辅助化学气相沉积。依据一些实施例，在形成第二层间电介质108之前，将栅极堆叠物(包含栅极介电层92和对应的上方栅极电极94)凹陷，使得凹口直接形成于栅极堆叠物上方及栅极间隔件86的两侧部分之间，如图19A和图19B所示。包括一层或多层介电材料(例如氮化硅、氮氧化硅或类似物)的栅极掩膜96填充于凹口中。接着，进行平坦化工艺以移除延伸于第一层间电介质88上方的介电材料的多余部分。后续形成的栅极接点110(请参照图20A和图20B)穿透栅极掩膜96以接触凹陷的栅极电极94的顶表面。
在图20A和图20B图中，依据一些实施例，形成栅极接点110和源极/漏极接点112通过第二层间电介质108和第一层间电介质88。用于源极/漏极接点112的开口形成通过第一层间电介质88和第二层间电介质108，而用于栅极接点110的开口形成通过第二层间电介质108和栅极掩膜96。开口可通过使用合适的光刻和蚀刻技术形成。由于外延源极/漏极区82具有高质量，因此增加了源极/漏极接点112的着陆区域。此允许更大的容错光刻窗以形成用于源极/漏极接点112的开口。因此，可增加整体产率。
衬垫(例如扩散阻挡层、粘着层或类似物)和导电材料形成于开口中。衬垫可包含钛、氮化钛、钽、氮化钽或类似物。导电材料可为铜、铜合金、银、金、钴、铝、镍或类似物。可进行平坦化工艺(例如化学机械研磨)以从第二层间电介质108的表面移除多余的材料。剩下的衬垫和导电材料在开口中形成源极/漏极接点112和栅极接点110。可进行退火工艺，以在外延源极/漏极区82与源极/漏极接点112之间的界面形成硅化物。源极/漏极接点112物理及电性耦接至外延源极/漏极区82，且栅极接点110物理及电性耦接至栅极电极94。源极/漏极接点112和栅极接点110可在不同工艺中形成，或可在相同工艺中形成。虽然显示为在相同剖面中形成，但是应当理解的是，每个源极/漏极接点112和栅极接点110可在不同剖面中形成，其可避免接点的短路。由于本公开实施例所描述的工艺为外延源极/漏极区82提供较大的着陆区域，因此对应的源极/漏极接点112可实现对外延源极/漏极区82较佳的电性及物理连接。
依据一些实施例，在图21中，显示加工工具200的方块图。加工工具200包含电脑主机205，电脑主机205包含控制能力以将工件从加工工具200的一腔体移动至另一腔体。电脑主机205也被配置以在装载口接收工件并将工件提供至加工工具200的出口。电脑主机205也被配置以将工件移动至未显示于图21的加工工具200的其他工具及/或腔体中。
加工腔体210为在基底50中形成u形凹口(例如凹口150)的加工腔体(请参照图10B)。在基底50中形成凹口150之后，电脑主机205可将具有基底50的工件从加工腔体210移动至加工腔体215，可在加工腔体215进行上述关于高温热处理160和选择性的氢自由基处理165的工艺(请参照图11B和图12B)。在一些实施例中，当工件从加工腔体210移动至加工腔体215时，加工腔体210可破真空，使得环境空气接触基底50并氧化基底50且影响形成凹口150时产生的残留物155。在其他实施例中，当工件从加工腔体210移动至加工腔体215时，可维持真空。在加工腔体215的加工之后，电脑主机205可将工件移动至用于外延成长外延源极/漏极区82的另一个加工腔体220。
在图22中，更详细显示图21的加工腔体215。加工腔体215包含工作腔体300。加工腔体215也可包含远端等离子体腔体320以及将工作腔体300连接至远端等离子体腔体320的传送腔体310。基座350可通过机构340支撑以上下移动基座。可加热基座350，且基座350可由金属合金(例如氮化铝(AlNx))或其他合适的材料制成，以在基座350提供均匀的热分布。工件370可放置于工作腔体300中的基座350上。为了防止加热的基座350的材料在高温热处理160期间耗散或浸入工件370，可在基座350上方形成金属涂层360。加热的喷头380可设置于工作腔体300中的工件370上方，以将额外热量提供至工件370，并选择性地将远端等离子体335的产物提供至工作腔体300。
可通过启动在工作腔体300中的加热的基座350和加热的喷头380来进行高温热处理160直到工件370的温度达到700℃与900℃之间的持续时间在60秒与120秒之间。
可通过启动远端等离子体产生器325以及将气体源330提供至远端等离子体腔体320来进行氢自由基处理165。远端等离子体产生器325从气体源330(例如氢气)产生等离子体。远端等离子体335产物可包含氢的自由基和离子以及等离子体流出物。通过产生远端等离子体，在通过传送腔体310将远端等离子体335传送至工作腔体300的期间，可过滤掉远端等离子体335的流出物和离子。传送腔体310的墙或设置于传送腔体310中的板可为带电的，使得当氢离子通过时，将离子吸引至带电表面并将离子中和。
在一些实施例中，氢自由基处理165可与高温热处理160同时或重叠进行。氢自由基处理165期间的高温将为氢自由基提供较高解离。在其他实施例中，可在不进行高温热处理160的情况下进行氢自由基处理165。在这些实施例中，氢自由基处理165在温度大于250℃进行，以提供用于产生足够氢自由基的足够能量。
图23-图24显示依据一些实施例的形成及移除基座350的金属涂层360的工艺。在一些实施例中，可在不将基座350移除加工腔体215的情况下原位涂布基座350。在图23中，在步骤410中，清空腔体，使得在腔体中没有工件。在步骤420中，在基座350上沉积金属涂层360。可使用任何合适的沉积工艺，例如物理气相沉积(PVD)、化学气相沉积、溅镀沉积或本领域已知和使用以沉积所选材料的其他技术。金属涂层360的材料可包含任何合适的材料，例如铁、钴、镍和类似物。金属涂层360可沉积至厚度在约1μm与约10μm之间，但是可使用其他厚度。如果金属涂层360太薄，基座350的材料仍可浸入工件370中。如果金属涂层360太厚，则基座350提供的热量可能不会以预期的方式施加至工件370，导致不期望的效果。在步骤430中，可装载晶片或工件370以进行加工。在图24中，可从基座350移除金属涂层360。可完成此步骤使得加工腔体215可用于其他加工功能。在步骤440中，可清空加工腔体215的任何工件，进而暴露出基座350。在步骤450中，可通过任何合适的工艺(例如通过蚀刻)从基座移除金属涂层360。在步骤460中，可恢复加工腔体215中的加工。
本公开实施例提供以高温热处理和选择性的氢自由基处理来处理凹口的方式。这些处理改善了凹口的表面品质，使得外延源极/漏极区沉积于具有较高品质的凹口中，导致较少的漏电流和较高效率的装置。加工装置包含用于提供高温热处理的加工腔体，加工腔体包含加热的平台和加热的喷头，加热的平台涂布金属以防止平台材料扩散至工件中，加热的平台和加热的喷头一起为工件提供高热量。加工腔体也可包含远端等离子体源，远端等离子体源将氢自由基提供至工件，以用于氢自由基处理。最终的装置具有增加的驱动电流效能。特别来说，驱动电流(Ideff)与漏电流(Ioff)的比值可增加3％至4％。换句话说，降低了漏电流。再者，通过本文描述的工艺实现源极/漏极区较好的外延成长，可提高导通电流。再者，可达成后续形成接点的较好着陆的产率窗。换句话说，由于外延具有较高品质，因此外延的上表面具有较大的有效着陆区域来接收接点，进而允许较大的容错光刻窗来形成源极/漏极接点并增加整体产率。
一实施例为一方法，此方法包含从基底形成鳍，在鳍上方形成栅极结构，以及在栅极结构的一侧上蚀刻源极/漏极凹口。将源极/漏极凹口加热至温度大于700℃，进而使源极/漏极凹口的表面变平滑6％至12％，以及在源极/漏极凹口中成长外延源极/漏极区。
在一些其他实施例中，其中将源极/漏极凹口加热的步骤包括:启动加热的基座；以及启动加热的喷头。
在一些其他实施例中，其中将源极/漏极凹口加热的步骤还包括:当将源极/漏极凹口加热时，将氢提供至加工腔体。
在一些其他实施例中，上述方法还包括:将源极/漏极凹口加热之后，对源极/漏极凹口进行氢自由基处理工艺。
在一些其他实施例中，其中氢自由基处理工艺在源极/漏极凹口的表面形成硅烷。
在一些其他实施例中，其中氢自由基处理工艺移除鳍在栅极结构的一部分下方的部分。
在一些其他实施例中，上述方法还包括:在第一腔体中从氢产生等离子体，等离子体包含氢离子和氢自由基；通过传送腔体将等离子体传送至第二腔体；以及将氢自由基提供至源极/漏极凹口，其中第一腔体远离第二腔体。
在一些其他实施例中，上述方法还包括:在将等离子体传送至第二腔体时，过滤掉等离子体的氢离子。
另一实施例为一方法，此方法包含蚀刻基底以从基底形成鳍。此方法包含在鳍上方形成栅极结构，栅极结构包含栅极堆叠物、在栅极堆叠物的第一侧上的第一栅极间隔件以及在栅极堆叠物的第二侧上的第二栅极间隔件。在与第一栅极间隔件相邻的栅极结构的第一侧上的鳍中蚀刻凹口。处理凹口以从凹口中移除鳍的材料的副产物和氧化物，并使凹口的表面变平滑。在凹口中形成外延源极/漏极区。
在一些其他实施例中，其中处理凹口的步骤包括:对凹口提供热处理，热处理将凹口加热至大于700℃。
在一些其他实施例中，其中处理步骤包括:将设置于凹口之上的加热元件加热，以为凹口提供热量；以及将凹口下方的基座加热，以为凹口提供热量。
在一些其他实施例中，其中金属层设置于基座上方，金属层阻挡基座的材料浸入基底中。
在一些其他实施例中，上述方法还包括:在处理凹口之后，以氢自由基处理来处理凹口。
在一些其他实施例中，其中氢自由基处理扩大凹口，其中凹口的横向幅度延伸至第一栅极间隔件之下。
在一些其他实施例中，其中氢自由基处理在凹口中的鳍的表面处形成氢化合物，氢化合物包括鳍和氢的材料，其中氢化合物抑制鳍的材料的氧化。
在一些其他实施例中，其中处理步骤使凹口中的表面变平滑6％至12％。
另一实施例为一装置，此装置包含远端等离子体腔体，远端等离子体腔体包含等离子体产生器和气体源。此装置也包含等离子体传送腔体以及工作腔体，其中工作腔体包含喷头和基座。喷头和基座被配置以对基座上的工件加热以提供至少700℃的热量。基座包含金属合金和在金属合金上方的金属涂层。等离子体传送腔体将远端等离子体腔体连接至工作腔体，且被配置以将等离子体的产物提供至工作腔体。
在一些其他实施例中，其中金属涂层包含铁、钴或镍。
在一些其他实施例中，其中基座包含设置于金属合金中的加热元件，加热元件被配置以将热量提供至工件。
在一些其他实施例中，其中传送腔体被配置以提供偏压来吸引等离子体的离子。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更加了解本公开实施例。本技术领域中技术人员应可理解，且可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置的形成方法，包括：
从一基底形成一鳍；
在该鳍上方形成一栅极结构；
在该栅极结构的一侧上蚀刻一源极/漏极凹口；
将该源极/漏极凹口加热至温度大于700℃，进而使该源极/漏极凹口的表面变平滑6％至12％；以及
在该源极/漏极凹口中成长一外延源极/漏极区。
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