CN112397484A - 半导体封装器件及其形成方法 - Google Patents

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CN112397484A CN202010639846.5A CN202010639846A CN112397484A CN 112397484 A CN112397484 A CN 112397484A CN 202010639846 A CN202010639846 A CN 202010639846A CN 112397484 A CN112397484 A CN 112397484A
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interconnect structure
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shield
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钱威宇
曾建贤
杨敦年
郑乃文
陈保同
朱怡欣
申羽洋
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Abstract

本申请的各个实施例针对一种半导体封装器件，包括配置为阻挡来自第一电子组件和第二电子组件的磁场和/或电场的屏蔽结构。第一电子组件和第二电子组件可以例如是传感器或一些其他合适的电子组件。在一些实施例中，第一IC芯片位于第二IC芯片上面。第一IC芯片包括第一衬底和位于第一衬底上面的第一互连结构。第二IC芯片包括第二衬底和位于第二衬底上面的第二互连结构。第一电子组件和第二电子组件分别位于第一互连结构和第二互连结构中。屏蔽结构直接位于第一电子组件和第二电子组件之间。此外，如果半导体封装器件垂直翻转，屏蔽结构基本覆盖第二电子组件和/或将基本覆盖第一电子组件。本发明的实施例还涉及半导体封装器件的形成方法。

Description

半导体封装器件及其形成方法
技术领域
本发明的实施例涉及半导体封装器件及其形成方法。
背景技术
半导体制造行业通过缩小最小部件尺寸来不断改进集成电路(IC)的处理能力和功耗。然而，近年来，工艺限制使得难以继续缩小最小部件尺寸。将二维(2D)IC堆叠成三维(3D)IC已作为继续改进IC的处理能力和功耗的潜在方法出现。
发明内容
本发明的实施例提供了一种半导体封装器件，包括：第一集成电路(IC)芯片，包括第一衬底和位于所述第一衬底上面的第一互连结构；第二集成电路芯片，位于所述第一集成电路芯片下面，其中，所述第二集成电路芯片包括第二衬底和位于所述第二衬底上面的第二互连结构；第一电子组件和第二电子组件，分别位于所述第一互连结构和所述第二互连结构中；以及屏蔽结构，直接位于所述第一电子组件和所述第二电子组件之间并且与所述第一电子组件和所述第二电子组件间隔开，其中，所述屏蔽结构覆盖所述第二电子组件并且配置为阻挡磁场和/或电场。
本发明的另一实施例提供了一种用于形成半导体封装器件的方法，所述方法包括：在第一衬底的前侧表面上形成第一前侧互连结构，其中，所述第一前侧互连结构包括第一电感器；在与所述前侧表面相对的所述第一衬底的背侧表面上形成背侧互连结构，其中，所述背侧互连结构包括直接位于所述第一电感器上方且宽度大于所述第一电感器的屏蔽线；在第二衬底上形成第二前侧互连结构，其中，所述第二前侧互连结构包括第二电感器；以及将所述第二前侧互连结构接合并且电耦合到所述背侧互连结构，其中，在所述接合完成时，所述屏蔽线直接位于所述第一电感器和所述第二电感器之间。
本发明的又一实施例提供了一种用于形成半导体封装器件的方法，所述方法包括：从第一衬底的前侧掺杂所述第一衬底以在所述第一衬底中形成掺杂的屏蔽区域；在所述第一衬底的所述前侧上形成第一前侧互连结构，其中，所述第一前侧互连结构包括直接位于所述掺杂的屏蔽区域上方的第一电子组件；形成隔离结构，所述隔离结构延伸至与所述第一衬底的所述前侧相对的所述第一衬底的背侧，并且具有一对隔离段，其中，所述隔离段邻接所述掺杂的屏蔽区域的相对侧并且分别位于所述掺杂的屏蔽区域的相对侧上；在第二衬底上形成第二前侧互连结构，其中，所述第二前侧互连结构包括第二电子组件；以及将所述第二前侧互连结构接合到所述第一衬底的所述背侧，使得所述掺杂的屏蔽区域垂直地位于所述第一电子组件和所述第二电子组件之间，并且所述第一电子组件和所述第二电子组件横向地位于所述隔离段之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了三维集成电路(3DIC)的一些实施例的截面图，其中屏蔽结构包括直接位于电子组件之间的屏蔽线。
图2示出了图1的屏蔽线和图1的电子组件的一些实施例的顶部布局。
图3A至图3C示出了图1的3DIC的一些可选实施例的截面图，其中到屏蔽线的电耦合改变。
图4示出了图1的3DIC的一些可选实施例的截面图，其中，屏蔽结构包括代替屏蔽线的衬底的掺杂屏蔽区域。
图5示出了图4的掺杂屏蔽区域和图4的电子组件的一些实施例的顶部布局。
图6示出了图1的3DIC的一些可选实施例的截面图，其中，屏蔽结构还包括直接位于电子组件之间的衬底的掺杂屏蔽区域。
图7示出了图6的屏蔽结构和图6的电子组件的一些实施例的顶部布局。
图8A至图8C示出了图6的3DIC的一些可选实施例的截面图，其中到屏蔽线的电耦合改变。
图9示出了图1的3DIC的一些更详细的实施例的放大截面图，其中更详细地示出了各种互连和接合结构，并且焊盘结构沿着3DIC的顶面。
图10A至图10C示出了图9的3DIC的一些可选实施例的截面图，其中屏蔽结构的位置改变。
图11A和图11B示出了3DIC的一些实施例的截面图，该3DIC包括内部区域IR和外围区域PR，其中，图3B和图8A的屏蔽结构分别位于外围区域PR处。
图12至图26示出了用于形成3DIC的方法的一些实施例的一系列截面图，其中，屏蔽结构包括直接位于电子组件之间的屏蔽线。
图27示出了图12至图26的方法的一些实施例的框图。
图28至图36示出了用于形成3DIC的方法的一些实施例的一系列截面图，其中，屏蔽结构包括直接位于电子组件之间的衬底的掺杂屏蔽区域和屏蔽线。
图37示出了图28至图36的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在一些实施例中，三维集成电路(3DIC)包括第一集成电路(IC)芯片和第二IC芯片。第一IC芯片包括第一衬底和位于第一衬底的前侧上的位于第一衬底上面的第一互连结构。类似地，第二IC芯片包括第二衬底和位于第二衬底的前侧上的位于第二衬底上面的第二互连结构。第二IC芯片位于第一IC芯片下面，并且接合到第一衬底的背侧，使得第二互连结构位于第一衬底和第二衬底之间。第一电感器和第二电感器分别位于第一互连结构和第二互连结构中。第一和第二电感器具有多种应用，但是一种这样的应用可以例如是使第一和第二互连结构中的接地线和电源线上的电流平滑。
在一些实施例中，第一电感器完全覆盖第二电感器并且具有与第二电感器相同的顶部布局。例如，当通过使用相同的光中间掩模或光掩模的光刻/蚀刻工艺形成第一和第二电感器时，可以出现这样的实施例。光中间掩模或光掩模是昂贵的，因此重复使用光中间掩模或光掩模可节省大量成本。然而，在第一电感器完全覆盖第二电感器并且具有与第二电感器相同的顶部布局的情况下，来自第一电感器和第二电感器的磁场具有干扰第一电感器和第二电感器的高倾向。这样的干扰可能导致第一电感器和第二电感器的噪声增加，并且可能会对3DIC的运行产生负面影响。例如，3DIC的工作电压可能超出规范，和/或可能降低3DIC的性能。
本申请的各个实施例针对3DIC(或半导体封装器件)，其中屏蔽结构直接位于电子组件之间，并且配置为阻止磁场和/或电场通过电子组件之间。在一些实施例中，3DIC包括第一IC芯片和位于第一IC芯片下面的第二IC芯片。第一IC芯片包括第一衬底和位于第一衬底上面的第一互连结构。类似地，第二IC芯片包括第二衬底和位于第二衬底上面的第二互连结构。第一电子组件和第二电子组件分别位于第一互连结构和第二互连结构中。第一和第二电子组件可以例如是电感器或一些其他合适的电子组件。屏蔽结构直接位于第一电子组件和第二电子组件之间并且与第一电子组件和第二电子组件间隔开。此外，屏蔽结构基本(或完全)覆盖第二电子组件，并且配置为阻挡磁场和/或电场。
通过将屏蔽结构直接布置在第一电子组件和第二电子组件之间，第一电子组件不会干扰或最小程度地干扰第二电子组件，反之亦然。这进而允许使用相同的光中间掩模或光掩模来形成第一和第二电子组件，而不存在与相互干扰的第一和第二电子组件相关联的负面影响。如上所述，使用相同的光中间掩模或光掩模形成第一和第二电子组件可节省大量成本。此外，如上所述，第一电子组件和第二电子组件的干扰可能会使3DIC的操作参数偏离规范和/或降低3DIC的性能。
参考图1，提供了3DIC的一些实施例的截面图100，其中屏蔽结构102直接位于第一电子组件104和第二电子组件106之间。第一电子组件104直接位于第二电子组件106上面并且位于第一IC芯片108中。第二电子组件106位于第二IC芯片110中，该第二IC芯片110位于第一IC芯片108下面并且接合到第一IC芯片108。第一和第二电子组件104、106可以例如是电感器或其他一些合适的无源电子组件。然而，在一些实施例中，有源电子组件和其他类型的电子组件是适用的。
在一些实施例中，第一电子组件104完全覆盖第二电子组件106并且具有与第二电子组件106相同的顶部布局。例如，当使用相同的光中间掩模或光掩模形成第一电子组件104和第二电子组件106时，可以出现这些实施例。如上所述，光中间掩模或光掩模是昂贵的，使得对于第一和第二电子组件104、106两者使用相同的光中间掩模或光掩模可节省大量成本。此外，在一些实施例中，第一和第二电子组件104、106是或包括金属和/或一些其他合适的导电材料。这些实施例可以例如至少在第一电子组件104和第二电子组件106是电感器时出现。
屏蔽结构102包括配置为阻止磁场和/或电场从第一电子组件104传递到第二电子组件106的背侧屏蔽线112bs，反之亦然。缺少背侧屏蔽线112bs，来自第一电子组件104的磁场和/或电场可能例如在第二电子组件106处引起噪声和/或其他干扰，反之亦然。例如，至少在第一和第二电子组件104、106是电感器并且第一电子组件104完全覆盖第二电子组件106并且具有与第二电子组件106相同的顶部布局的实施例中，来自第一电子组件104的磁场可能干扰第二电子组件106，反之亦然。
第一和第二电子组件104、106处的干扰可能例如负面影响3DIC的操作。例如，在第一电子组件104和第二电子组件106是用于使第一IC芯片108和第二IC芯片110中的电源线和接地线上的电流平滑的电感器的情况下，干扰可以传递到电源线和接地线。例如，该传递可能会使3DIC的操作参数超出规范和/或降低3DIC的性能。
在一些实施例中，背侧屏蔽线112bs通过涡流损耗来阻挡来自第一电子组件104和第二电子组件106的磁场。例如，来自第一电子组件104和第二电子组件106的磁场可以在第一电子组件104和第二电子组件106中感应出涡流。这些涡流可以进而产生与来自第一电子组件104和第二电子组件106的磁场相反的磁场，并且因此至少部分地抵消了来自第一和第二电子组件104、106的磁场。在一些实施例中，背侧屏蔽线112bs将来自第一和第二电子组件104、106的磁场重定向到第一和第二电子组件104、106周围。例如，在背侧屏蔽线112bs是或包括具有高磁导率的材料的情况下，背侧屏蔽线112bs从第一和第二电子组件104、106吸收磁场并提供第一和第二电子组件104、106周围的路径。高磁导率可以例如是具有磁导率的材料，该磁导率大于约1.0x10-2亨利/米(H/m)、2.5×10-2H/m或其他一些合适的值。具有高磁导率的材料的非限制性示例包括例如镍铁合金。
在一些实施例中，背侧屏蔽线112bs通过至少部分地消除电场来阻挡来自第一电子组件104和第二电子组件106的电场。例如，来自第一电子组件104和第二电子组件106的电场可以在背侧屏蔽线112bs中感应出电流，该电流导致背侧屏蔽线112bs内部的电荷移位。电荷的这种位移进而可以抵消来自第一电子组件104和第二电子组件106的电场，并因此防止电场穿过背侧屏蔽线112bs。
背侧屏蔽线112bs具有一对相对的侧壁(至少当从剖面看时)，并且在一些实施例中，第一和/或第二电子组件104、106横向地位于相对侧壁之间并且与相对侧壁横向地间隔开。这样，在一些实施例中，如果3DIC被垂直翻转，则背侧屏蔽线112bs基本(或完全)覆盖第二电子组件106和/或基本(或完全)覆盖第一电子组件104。在一些实施例中，背侧屏蔽线112bs是电浮置的。例如，背侧屏蔽线112bs可以由电介质完全围绕和/或可以与周围的线和/或通孔完全间隔开。在一些实施例中，背侧屏蔽线112bs是或包括铜、铝铜、一些其他合适的金属或前述的任意组合。
第一IC芯片108包括第一衬底114、第一前侧互连结构116、背侧互连结构118和第一接合结构120。第一前侧互连结构116位于第一衬底114的前侧114f上的第一衬底114上面。背侧互连结构118和第一接合结构120位于第一衬底114的背侧114b上位于第一衬底114下面，与第一衬底114的前侧114f相对。此外，背侧互连结构118位于第一衬底114和第一接合结构120之间。第一衬底114可以例如是块状单晶硅衬底或一些其他合适的半导体衬底。
第二IC芯片110包括第二衬底122、第二前侧互连结构124和第二接合结构126。第二前侧互连结构124和第二接合结构126位于第二衬底122的前侧122f上位于第二衬底122上面。此外，第二前侧互连结构124位于第二接合结构126和第二衬底122之间。类似于第一衬底114，第二衬底122可以例如是块状单晶硅衬底或一些其他合适的半导体衬底。
虽然未示出，但是第一和第二前侧互连结构116、124、背侧互连结构118以及第一和第二接合结构120、126至少部分地提供3DIC中的电子组件之间的电耦合。第一和第二前侧互连结构116、124的每个包括线和通孔的交替堆叠件，限定了从电子组件的导电路径。类似地，背侧互连结构118包括限定导电路径的线和通孔的交替堆叠件。第一和第二接合结构120、126将背侧互连结构118接合并且电耦合至第二前侧互连结构124。另外，虽然未示出，但是导电部件延伸穿过第一衬底114以将第一前侧互连结构116电耦合至背侧互连结构118。
参考图2，提供了图1的背侧屏蔽线112bs和图1的第一和第二电子组件104、106的一些实施例的顶部布局200。背侧屏蔽线112bs完全围绕第一电子组件104和第二电子组件106，并且当从剖面上看时，位于第一电子组件104与第二电子组件106之间并且将第一电子组件104和第二电子组件106完全分隔开。如上所述，背侧屏蔽线112bs配置为阻止磁场和/或电场从第一电子组件104传递到第二电子组件106，反之亦然。这防止了第一电子组件104和第二电子组件106彼此干扰。
第一和第二电子组件104、106是电感器并且具有相同的螺旋形顶部布局。然而，在可选实施例中，其他顶部布局也是可以的。此外，第一和第二电子组件104、106完全重叠，使得第一和第二电子组件104、106由相同的元件示出。第一和第二电子组件104、106可以例如是或包括铜、铝铜、一些其他合适的金属或前述的任意组合。在一些实施例中，第一和第二电子组件104、106是或包括与背侧屏蔽线112bs相同的材料。
参考图3A，提供了图1的3DIC的一些可选实施例的截面图300A，其中，背侧屏蔽线112bs电耦合到第一前侧互连结构116。通过背侧互连结构118中的背侧屏蔽通孔302bs和第一衬底114中的衬底屏蔽通孔304s来实现这种电耦合。背侧屏蔽通孔302bs从背侧屏蔽线112bs延伸到衬底屏蔽通孔304s。衬底屏蔽通孔304s从背侧屏蔽通孔302bs延伸到第一前侧互连结构116中的前侧屏蔽线112fs。在一些实施例中，在3DIC的操作期间，背侧屏蔽线112bs电耦合至接地(如图所示)或以其他方式偏置在第一前侧互连结构116处。
背侧屏蔽通孔302bs、衬底屏蔽通孔304s和前侧屏蔽线112fs是导电的，并且可以例如是或包括铜、铝铜、一些其他合适的金属或前述的任何组合。在一些实施例中，背侧屏蔽通孔302bs与背侧屏蔽线112bs集成。衬底屏蔽通孔304s通过单独的屏蔽通孔介电层306s与第一衬底114分隔开。屏蔽通孔介电层306s可以是或包括例如氧化硅和/或一些其他合适的电介质。
参考图3B，提供了图3A的3DIC的一些可选实施例的截面图300B，其中使用了掺杂的屏蔽沟道308s来代替衬底屏蔽通孔304s。掺杂的屏蔽沟道308s是第一衬底114的掺杂区域，其掺杂类型与第一衬底114的块状区域114br相反，以与块状区域114br形成PN结。PN结产生沿着掺杂的屏蔽沟道308s的耗尽区域，该耗尽区域在掺杂的屏蔽沟道308s与第一衬底114的块状区域114br之间提供电隔离。第一衬底114可以是例如块状单晶硅衬底或一些其他合适的半导体衬底。掺杂的屏蔽沟道308s和第一衬底114的块状区域114br可以例如分别是N型和P型的，反之亦然。
掺杂的屏蔽沟道308s从背侧屏蔽通孔302bs穿过第一衬底114延伸到前侧屏蔽通孔302fs。前侧屏蔽通孔302fs从掺杂的屏蔽沟道308s延伸到前侧屏蔽线112fs。前侧屏蔽通孔302fs是导电的，并且可以例如是或包括金属和/或一些其他合适的导电材料。
参考图3C，提供了图3B的3DIC的一些可选实施例的截面图300C，其中，掺杂的屏蔽沟道308s与第一衬底114的块状区域114br通过掺杂的屏蔽阱310s分隔开。在可选实施例中，掺杂的屏蔽沟道308s通过共享的掺杂的屏蔽阱与第一衬底114的块状区域114br分隔开。掺杂的屏蔽阱310s是第一衬底114的掺杂区域。此外，掺杂的屏蔽沟道308s和第一衬底114的块状区域114br具有第一掺杂类型，而掺杂的屏蔽阱310s具有与第一掺杂类型相反的第二掺杂类型。例如，掺杂的屏蔽沟道308s和第一衬底114的块状区域114br可以是N型的，而掺杂的屏蔽阱310s可以是P型的，反之亦然。
参考图4，提供了图1的3DIC的一些可选实施例的截面图400，其中使用掺杂的屏蔽件402代替背侧屏蔽线112bs来阻挡来自第一和第二电子组件104、106的磁场和/或电场。掺杂的屏蔽件402是第一衬底114的掺杂区域，其掺杂类型与第一衬底114的邻接和/或邻近区域相反。例如，掺杂的屏蔽件402可以具有与第一衬底114的块状区域114br相反的掺杂类型。作为另一示例，掺杂的屏蔽件402可以具有与位于第一衬底114中并且围绕掺杂的屏蔽件402的掺杂屏蔽阱(未示出)相反的掺杂类型。掺杂的屏蔽件402和第一衬底114的块状区域114br可以例如分别是N型和P型的，反之亦然。
如同图1的背侧屏蔽线112bs，掺杂的屏蔽件402配置为阻止磁场和/或电场从第一电子组件104传递到第二电子组件106，反之亦然。缺少掺杂的屏蔽件402，来自第一电子组件104的磁场和/或电场可能例如在第二电子组件106处引起噪声和/或其他干扰，反之亦然。第一和第二电子组件104、106处的干扰可能例如负面影响3DIC的操作。例如，干扰可以使3DIC的操作参数偏离规范和/或降低3DIC的性能。
在一些实施例中，掺杂的屏蔽件402通过涡流损耗来阻挡来自第一电子组件104和第二电子组件106的磁场。上面针对图1的背侧屏蔽线112bs描述了如何发生这种情况的示例。此外，在一些实施例中，背侧屏蔽线112bs通过至少部分地抵消电场来阻挡第一电子组件104和第二电子组件106的电场。上面还针对图1的背侧屏蔽线112bs描述了如何发生这种情况的示例。
掺杂的屏蔽件402具有一对相对的侧壁(至少当从剖面看时)，并且在一些实施例中，第一和/或第二电子组件104、106横向位于相对的侧壁之间并且与相对的侧壁横向间隔开。这样，在一些实施例中，如果3DIC被垂直翻转，则掺杂的屏蔽件402基本(或完全)覆盖第二电子组件106和/或将基本(或完全)覆盖第一电子组件104。在一些实施例中，掺杂的屏蔽件402具有高掺杂浓度，并且因此具有高导电率。高掺杂浓度可以例如在约1017-1020原子每立方厘米(cm3)之间，大于约1017原子/cm3或一些其他合适的值。在一些实施例中，掺杂的屏蔽件402是电浮置的。在可选实施例中，掺杂的屏蔽件402被电偏置到接地或一些其他合适的电压。
在一些实施例中，屏蔽隔离结构404延伸穿过第一衬底114并且将掺杂的屏蔽件402与第一衬底114的剩余部分横向分隔开。屏蔽隔离结构404可以例如是或包括沟槽隔离结构或一些其他合适的隔离结构。此外，屏蔽隔离结构404可以例如是或包括氧化硅和/或一些其他合适的电介质。
参考图5，提供了图4的掺杂的屏蔽件402和图4的第一和第二电子组件104、106的一些实施例的顶部布局500。掺杂的屏蔽件402完全围绕第一电子组件104和第二电子组件106，并且由屏蔽隔离结构404完全围绕。此外，当从剖面上看时，掺杂的屏蔽件402位于第一电子组件104与第二电子组件106之间并且将第一电子组件104与第二电子组件106完全隔离。第一电子组件104和第二电子组件106例如可以如关于图2所描述的。
参考图6，提供了图1的3DIC的一些可选实施例的截面图600，其中屏蔽结构102还包括直接位于第一和第二电子组件104、106之间的掺杂的屏蔽件402。掺杂的屏蔽件402是第一衬底114的掺杂区域，并且配置为阻止磁场和/或电场从第一电子组件104传递到第二电子组件106，反之亦然。在一些实施例中，通过屏蔽隔离结构404将掺杂的屏蔽件402与第一衬底114的剩余部分横向分隔开。例如，掺杂的屏蔽件402和/或屏蔽隔离结构404可以如图4所示和/或描述的。
参考图7，提供了图6的屏蔽结构102和图6的第一和第二电子组件104、106的一些实施例的顶部布局700。背侧屏蔽线112bs和掺杂的屏蔽件402可以例如分别如图2和图5所示和/或描述。另外，第一和第二电子组件104、106可以例如是关于图2和图5示出和/或描述的。
参考图8A至图8C，提供了图6的3DIC的一些可选实施例的截面图800A-800C，其中改变了与背侧屏蔽线112bs的电耦合。图8A至图8C提供了分别关于图3A至图3C示出和/或描述的电耦合。例如，图8A提供了使用图3A中的衬底屏蔽通孔304s的电耦合，而图8B和图8C提供了使用图3B和图3C中的掺杂的屏蔽沟道308s的电耦合。
参考图9，提供了图1的3DIC的一些更详细的实施例的放大截面图900，其中更详细地示出了第一和第二前侧互连结构116、124、背侧互连结构118以及第一接合结构120和第二接合结构126。此外，焊盘结构902沿着3DIC的顶部，并且电耦合到第一前侧互连结构116。图1可以例如对应于方框A。
第一和第二前侧互连结构116、124以及背侧互连结构118包括限定导电路径的线112和通孔302的交替堆叠件。注意，电耦合至和/或限定屏蔽结构102的线和通孔可以例如更具体地称为屏蔽线和屏蔽通孔。线112和通孔302由相应的互连介电层904围绕。互连介电层904可以是或包括例如氧化硅、低k电介质、一些其他合适的电介质或前述的任意组合。线112和通孔302可以是或包括铜和/或一些其他合适的金属。
衬底通孔(TSV)304位于第一衬底114中，并且延伸穿过第一衬底114，以将第一前侧互连结构116电耦合至背侧互连结构118。TSV304导电并且通过通孔介电层306与第一衬底114分隔开。TSV 304和通孔介电层306可以例如分别示出和/或描述为图3A的衬底屏蔽通孔304s和图3A的屏蔽通孔介电层306s。
第一接合结构120和第二接合结构126在混合接合处将背侧互连结构118接合并且电耦合至第二前侧互连结构124。在可选实施例中，可以使用微凸块和/或其他合适的接合结构。第一和第二接合结构120、126包括在混合接合处接触的单独的接合焊盘906，并且还包括从接合焊盘906分别延伸到背侧互连结构118和第二前侧互连结构124的单独的接合接触件908。接合焊盘906和接合接触件908被相应的接合介电层910围绕并电隔离。接合介电层910在混合接合处接触，并且可以是或包括例如氧化硅和/或一些其他合适的电介质。接合焊盘906和接合接触件908可以是或包括铜和/或一些其他合适的金属。
焊盘结构902位于第一前侧互连结构116上面并且电耦合到第一前侧互连结构116。第一钝化层912位于焊盘结构902和第一前侧互连结构116之间，并且焊盘结构902突出穿过第一钝化层912到第一前侧互连结构116。第二钝化层914衬于焊盘结构902的侧壁并且部分覆盖焊盘结构902。焊盘结构902可以是或包括铝和/或一些其他合适的金属。第一和第二钝化层912、914可以是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任意组合。
第一蚀刻停止层916和第二蚀刻停止层918分别沿着第一前侧互连结构116和第二前侧互连结构124的顶面。第一蚀刻停止层916将第一钝化层912和第二钝化层914与第一前侧互连结构116分隔开。第二蚀刻停止层918将第二接合结构126与第二前侧互连结构124分隔开。第一蚀刻停止层916和第二蚀刻停止层918的每个包括与上面并且邻接的介电层不同的电介质。第一和第二蚀刻停止层916、918可以是或包括氮化硅、碳化硅、一些其他合适的电介质或前述的任意组合。
虽然使用图1中的屏蔽结构102的实施例示出了屏蔽结构102，但是可以可选地使用图3A至图3C、图4、图6和图8A至图8C中的任一个中的屏蔽结构102的实施例。例如，屏蔽结构102可以附加地或可选地包括如图4和图6所示的掺杂的屏蔽件402。作为另一示例，屏蔽结构102可以如图3A至图3C和图8A至图8C中的任一个所示电耦合至第一前侧互连结构116。类似地，虽然方框A中的3DIC的部分可以例如对应于图1，但是可以可选地将该部分修改为对应于图3A至图3C、图4、图6和图8A至图8C中的任一个。
参考图10A，提供了图9的3DIC的一些可选实施例的截面图1000A，其中使用了第一和第二接合结构120、126中的一对屏蔽接合焊盘906s来代替背侧屏蔽线112bs，以阻挡来自第一电子组件104和第二电子组件106的磁场和/或电场。屏蔽接合焊盘906s与关于图9描述的接合焊盘906相同，除了屏蔽接合焊盘906s限定屏蔽结构102。
参考图10B，提供了图9的3DIC的一些可选实施例的截面图1000B，其中使用第一前侧互连结构116中的前侧屏蔽线112fs代替背侧屏蔽线112bs以阻挡来自第一和第二电子组件104、106的磁场和/或电场。在可选实施例中，如图10C的截面图1000C所示，前侧屏蔽线112fs位于第二前侧互连结构124中。
虽然图10A至图10C中的屏蔽结构102未示出为电耦合至第一前侧互连结构116，但是在可选实施例中，屏蔽结构102可以电耦合至第一前侧互连结构116。例如，图10A的屏蔽结构102可以电耦合到第一前侧互连结构116，如针对相邻的接合焊盘906所示。作为另一示例，图10B的屏蔽结构102可以通过第一前侧互连结构116中的通孔电耦合到第一前侧互连结构116。作为另一示例，图10C的屏蔽结构102可以电耦合至第一前侧互连结构116，如针对第二前侧互连结构124中的相邻的线112所示。另外，虽然图10A至图10C中的屏蔽结构102未示出为包括图4中的掺杂的屏蔽件402，但是在可选实施例中，屏蔽结构102可以包括掺杂的屏蔽件402。
虽然图10A至图10C中的3DIC示出了将第一前侧互连结构116电耦合至背侧互连结构118的TSV 304，但是在可选实施例中可以使用掺杂沟道。掺杂沟道可以例如如图3B、图3C、图8B和图8C中的任一个所示和/或描述。
参考图11A，提供了包括内部区域IR和外围区域PR的3DIC的一些实施例的截面图1100A，其中图3B的屏蔽结构102位于外围区域PR处并且直接位于第一和第二电子组件104、106之间。此外，掺杂沟道308将第一前侧互连结构116电耦合到背侧互连结构118。
外围区域PR位于3DIC的外围处，并且通过焊盘结构902和其他焊盘结构(未示出)提供与3DIC的外部电耦合。内部区域IR位于3DIC的内部，并且容纳配置为执行逻辑功能和/或其他合适功能的半导体器件1102。半导体器件1102可以是或包括例如金属氧化物半导体场效应晶体管(MOSFET)和/或一些其他合适的半导体器件。
参考图11B，提供了图11A的3DIC的一些可选实施例的截面图1100B，其中，图8A的屏蔽结构102直接位于第一电子组件104和第二电子组件106之间，代替图3B的屏蔽结构102。此外，代替掺杂沟道308，TSV 304将第一前侧互连结构116电耦合至背侧互连结构118。
虽然利用图3B中的屏蔽结构的实施例示出和描述了图11A，但是可以可选地使用图1、图3A、图3C、图4、图6、图8A至图8C、图9和图10A至图10C中的任一个中的屏蔽结构102。类似地，虽然利用图8A中的屏蔽结构的实施例示出和描述了图11B，但是可以可选地使用图1、图3A至图3C、图4、图6、图8B、图8C、图9和图10A至图10C中的任一个中的屏蔽结构102。虽然将图1、图2、图3A至图3C、图4、图5、图6、图7、图8A至图8C、图9、图10A至图10C、图11A和图11B描述为示出3DIC，但是这些图可以更一般地或可选地描述为示出半导体封装器件。
参考图12至图26，提供了用于形成3DIC(或半导体封装器件)的方法的一些实施例的一系列截面图1200-2600，其中，屏蔽结构包括直接位于电子组件之间的背侧屏蔽线。形成的3DIC可以例如对应于图11A的3DIC。
如图12的截面图1200所示，从第一衬底114的前侧114f掺杂第一衬底114，以在形成的3DIC的外围区域PR处形成掺杂沟道308。掺杂沟道308部分地延伸穿过第一衬底114，并且是第一衬底114的掺杂区域，其掺杂类型与第一衬底114的块状区域114br相反。例如，掺杂沟道308可以是N型的，并且块状区域114br可以是P型的，反之亦然。第一衬底114可以例如是块状硅衬底或一些其他合适的半导体衬底。在一些实施例中，用于形成掺杂沟道308的工艺包括：1)在第一衬底114的前侧114f上形成掩模(未示出)；2)在掩模就位的情况下，将掺杂剂注入第一衬底114的前侧114f；以及3)去除掩模。掩模可以例如是或包括光刻胶和/或硬掩模材料。
还通过图12的截面图1200示出，半导体器件1102形成在第一衬底114的前侧114f上。半导体器件1102形成在正在形成的3DIC的内部区域IR处，并且可以例如是MOSFET和/或一些其他合适的半导体器件。
如图13的截面图1300所示，第一前侧互连结构116部分地形成在第一衬底114的前侧114f上。第一前侧互连结构116包括层间介电(ILD)层904ild和堆叠在ILD层904ild上方的多个金属间介电(IMD)层904imd。此外，第一前侧互连结构116包括交替地堆叠在ILD和IMD层904ild、904imd中的多条线112和多个通孔302。线112和通孔302是导电的，并且限定了从掺杂沟道308和半导体器件1102引出的导电路径。
在一些实施例中，用于部分地形成第一前侧互连结构116的工艺包括：1)通过单镶嵌工艺形成通孔302的最底部层级；2)通过单镶嵌工艺形成线112的最底部层级；以及3)重复执行双镶嵌工艺以形成额外的线和通孔层级。然而，其他工艺也是可以的。单镶嵌工艺可以例如包括：1)沉积介电层(例如，ILD层904ild或其中一个IMD层904imd)；2)图案化介电层以形成用于单个层级的线或通孔的开口；3)在开口中沉积金属层；以及4)对导电层执行平坦化，直到导电层的顶面与介电层的顶面齐平为止。双镶嵌工艺可以例如与描述的单镶嵌工艺相同，除了3)处的图案化形成用于单个层级的线和单个层级的通孔的开口。然而，其他工艺也适用于单镶嵌和双镶嵌工艺。
如图14的截面图1400所示，顶部IMD层904imd’形成在其他IMD层904imd上方，并被图案化以形成用于单个层级的线和单个层级的通孔的互连开口1402。图案化例如可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。
如图15的截面图1500所示，图案化顶部IMD层904imd’以形成第一电子组件开口1502。注意，虽然第一电子组件开口1502示出为在图14的互连开口1402之后形成，但是在可选实施例中，第一电子组件开口1502可以在图14的互连开口1402之前形成。第一电子组件开口1502可以例如对应于形成的电感器或一些其他合适的电子组件。第一电子组件开口1502可以例如具有与图2、图5和图7中的任一个中的第一电子组件104相同的顶部布局。然而，其他顶部布局也是可以的。
在一些实施例中，用于形成第一电子组件开口1502的工艺包括：1)在顶部IMD层904imd’上方形成掩模1504；2)在掩模1504就位的情况下对顶部IMD层904imd’执行蚀刻；以及3)去除掩模1504。然而，其他工艺也是可以的。掩模1504可以例如是或包括光刻胶和/或硬掩模材料。在一些实施例中，掩模1504是通过使用光中间掩模或光掩模的光刻图案化的光刻胶。
如图16的截面图1600所示，导电层1602沉积在图15的第一电子组件开口1502和图14的互连开口1402中。导电层1602可以是或包括例如金属和/或一些其他合适的导电材料。
如图17的截面图1700所示，对导电层1602(参见图16)执行平坦化，直到导电层1602的顶面约与顶部IMD层904imd’1602的顶面平齐为止。平坦化形成第一电子组件104，并且还在顶部IMD层904imd’中形成线112和通孔302。第一电子组件104可以例如是电感器或一些其他合适的电子组件。平坦化可以例如通过化学机械抛光(CMP)或一些其他合适的平坦化来执行。
还通过图17的截面图1700示出，在顶部IMD层904imd’和第一电子组件104上方形成第一蚀刻停止层916。
如图18的截面图1800所示，图17的结构垂直翻转并且接合到载体衬底1802。载体衬底1802可以是例如块状硅衬底或一些其他合适的衬底。接合例如可以通过熔融接合或一些其他合适的接合来执行。
如图19的截面图1900所示，从与第一衬底114的前侧114f相对的第一衬底114的背侧114b减薄第一衬底114。该减薄减小了第一衬底114的厚度T，并且另外暴露出掺杂沟道308。可以例如通过CMP或某种其他合适的平坦化来执行减薄。
还通过图19的截面图1900示出，在第一衬底114的背侧114b上形成背侧互连结构118。背侧互连结构118包括互连介电层904，并且还包括多条线112和多个通孔302。线112和通孔302堆叠并且限定了从掺杂沟道308引出的导电路径。虽然在背侧互连结构118中仅示出了一个层级的线和一个层级的通孔，但是在可选实施例中，附加层级的通孔和/或附加层级的线是可以的。
在一些实施例中(如图所示)，背侧互连结构118通过双镶嵌工艺形成。在可选实施例中，示出的线层级和示出的通孔层级通过单镶嵌工艺单独形成。关于图13描述了双和单镶嵌工艺的非限制性示例。尽管前述用于形成背侧互连结构118的工艺，但是其他工艺也是可以的。
在完成背侧互连结构118时，屏蔽结构102直接位于第一电子组件104上方。屏蔽结构102包括背侧屏蔽线112bs，并且例如可以如关于图3B所述。此外，屏蔽结构102和第一电子组件104可以例如具有如图2、图5和图7中的任一个所示的顶部布局。然而，其他顶部布局也是可以的。如更详细地讨论的，背侧屏蔽线112bs以及屏蔽结构102配置为阻止来自第一电子组件104的磁场和/或电场干扰上面的电子组件(未示出)。
如图20的截面图2000所示，在背侧互连结构118上形成第一接合结构120。第一接合结构120包括接合介电层910，并且还包括堆叠在接合介电层910中的接合焊盘906和接合接触件908。接合接触件908从接合焊盘906延伸到背侧互连结构118中的线112，以在第一接合结构120和背侧互连结构118之间提供电耦合。例如，可以根据上述用于形成背侧互连结构118的工艺中的任何一种或根据任何其他合适的工艺来形成第一接合结构120。
如图21的截面图2100所示，半导体器件1102形成在第二衬底122的前侧122f上。半导体器件1102形成在形成的3DIC的内部区域IR处，并且可以例如是MOSFET和/或一些其他合适的半导体器件。
还通过图21的截面图2100示出，第二前侧互连结构124部分地形成在第二衬底122的前侧122f上。第二前侧互连结构124可以例如是示出和/或描述的第一前侧互连结构116，除了线和通孔的不同布置之外。此外，第二前侧互连结构124可以例如根据图13和图14处的动作形成。
如图22的截面图2200所示，图案化顶部IMD层904imd’以形成第二电子组件开口2202。注意，虽然第二电子组件开口2202示出为在图21的互连开口1402之后形成，但是在可选实施例中，第二电子组件开口2202可以在图21的互连开口1402之前形成。第二电子组件开口2202可以例如对应于形成的电感器或一些其他合适的电子器件。第二电子组件开口2202可以例如具有与图2、图5或图7中的任一个中的第二电子组件开口2202相同的顶部布局。然而，其他顶部布局也是可以的。
在一些实施例中，用于形成第二电子组件开口2202的工艺包括：1)在顶部IMD层904imd’上方形成掩模2204；2)在掩模2204就位的情况下对顶部IMD层904imd’执行蚀刻；以及3)去除掩模2204。然而，其他工艺也是可以的。掩模2204可以例如是或包括光刻胶和/或硬掩模材料。在一些实施例中，掩模2204是通过使用用于图案化图14的掩模1404相同的光中间掩模或光掩模的光刻图案化的光刻胶。光中间掩模或光掩模是昂贵的，使得重复使用光中间掩模或光掩模可节省大量成本。
如图23的截面图2300所示，第二电子组件106形成在第二电子组件开口2202中。此外，线112和通孔302形成在图21的互连开口1402中。第二电子组件106可以例如是电感器或一些其他合适的电子组件。在一些实施例中，第二电子组件106是与图17的第一电子组件104相同类型的电子组件，和/或具有与图17的第一电子组件104相同的顶部布局。
在一些实施例中，用于形成第二电子组件106、线112和通孔302的工艺包括：1)在图22的第二电子组件开口2202和图21的互连开口1402中沉积导电层；以及2)对导电层执行平坦化，直到导电层的顶面约与顶部IMD层904imd’的顶面齐平。关于图16和图17示出和/或描述了工艺的示例，并且在可选实施例中，可以使用其他合适的工艺。
还通过图23的截面图2300示出，第二蚀刻停止层918和第二接合结构126形成在顶部IMD层904imd’和第二电子组件106上方。第二接合结构126位于第二蚀刻停止层918上面并且突出穿过第二蚀刻停止层918以与第二前侧互连结构124电耦合。第二接合结构126例如可以如针对图20的第一接合结构120所示和/或描述地形成。此外，在一些实施例中，第二接合结构126中的接合焊盘906的布局与第一接合结构120中的接合焊盘906的布局匹配。
如图24的截面图2400所示，图20的结构(也称为第一IC芯片108)垂直翻转，并且接合到图23的结构(也称为第二IC芯片110)。通过混合接合来执行接合，使得接合在第一接合结构120和第二接合结构126的接合焊盘906直接接触的界面处以及在第一接合结构120和第二接合结构126的接合介电层910直接接触的界面处发生。在可选实施例中，可以采用一些其他类型的接合和/或接合结构。
执行接合，使得第一衬底114的背侧114b和第二衬底122的前侧122f彼此面对。换句话说，接合是前侧到背侧的接合。此外，执行接合，使得第一电子组件104直接位于屏蔽结构102和第二电子组件106上面。由于前侧到背侧的接合，至少在使用相同的光中间掩模或光掩模形成第一和第二电子组件104、106时，第一电子组件104可以例如直接位于第二电子组件106上面。
因为屏蔽结构102直接位于第一电子组件104和第二电子组件106之间，所以屏蔽结构102阻止磁场和/或电场从第一电子组件104传递到第二电子组件106，反之亦然。缺少屏蔽结构102，来自第一电子组件104的磁场和/或电场可以例如在第二电子组件106处引起噪声和/或其他干扰，反之亦然。第一和第二电子组件104、106处的干扰进而可能负面影响3DIC的操作。例如，干扰可以转移到3DIC的剩余部分，从而使3DIC的操作参数超出规范和/或降低3DIC的性能。
如图25的截面图2500所示，从第一衬底114的前侧114f去除图24的载体衬底1802，从而暴露第一蚀刻停止层916。例如，可以通过研磨工艺、CMP、回蚀刻、一些其他合适的去除工艺或前述的任意组合来执行去除。
如图26的截面图2600所示，在第一前侧互连结构116上方沉积第一钝化层912。在第一钝化层912上方形成焊盘结构902，并且焊盘结构902突出穿过第一钝化层912到第一前侧互连结构116中的线112。第二钝化层914沉积在第一钝化层912和焊盘结构902上方，并且随后被图案化以至少部分地暴露焊盘结构902的顶面。
虽然图参考方法描述了图12至图26，应当理解，图12至图26所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图12至图26描述为一系列动作，应当理解，在其他实施例中，动作的顺序可以改变。虽然图12至图26示出和描述为一组特定的动作，在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。通过省略和/或增加动作，该方法的可选实施例可以形成具有图1、图3A、图3C、图4、图6、图8A至图8C、图9和图10A至图10C中的任一个中的屏蔽结构102的3DIC。例如，通过至少省略在屏蔽结构102处形成TSV 304，该方法可以形成具有图1的屏蔽结构102的3DIC。
参考图27，提供了图12至图26的方法的一些实施例的框图2700。
在2702处，掺杂第一衬底以形成从第一衬底的前侧部分地延伸穿过第一衬底的掺杂沟道。参见例如图12。
在2704处，在第一衬底的前侧上形成第一前侧互连结构，其中，第一前侧互连结构电耦合到掺杂沟道并且包括第一电子组件。参见例如图13至图17。
在2706处，将载体衬底接合到第一衬底的前侧，使得第一前侧互连结构位于载体衬底和第一衬底之间。参见例如图18。
在2708处，从与第一衬底的前侧相对的第一衬底的背侧减薄第一衬底，以暴露掺杂沟道。参见例如图19。
在2710处，在第一衬底的背侧上形成背侧互连结构，其中背侧互连结构电耦合到掺杂沟道，并且包括完全覆盖第一电子组件的屏蔽线。参见例如图19。
在2712处，第一接合结构形成在背侧互连结构上并且电耦合至背侧互连结构。参见例如图20。
在2714处，在第二衬底上形成第二前侧互连结构，其中，第二前侧互连结构包括具有与第一电子组件相同的布局的第二电子组件。参见例如图21至图23。第一和第二电子组件可以是例如电感器或一些其他合适的电子组件。此外，第一和第二电子组件可以例如使用相同的光中间掩模或光掩模形成以降低成本。
在2716处，第二接合结构形成在第二前侧互连结构上并且电耦合至第二前侧互连结构。参见例如图23。
在2718处，将第一接合结构和第二接合结构接合在一起，使得屏蔽线直接位于第一电子组件和第二电子组件之间，并且基本(或完全)覆盖第二电子组件。参见例如图24。
在2720处，去除载体衬底。参见例如图25。
在2722处，在第一前侧互连结构上方形成电耦合到第一前侧互连结构的焊盘结构。参见例如图26。
虽然在此将图27的框图2700示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
参考图28至图36，提供了用于形成3DIC(或半导体封装器件)的方法的一些实施例的一系列截面图2800-3600，其中屏蔽结构包括背侧屏蔽线和直接位于电子组件之间的掺杂的屏蔽件。形成的3DIC可以例如对应于图11B的3DIC。
如图28的截面图2800所示，从第一衬底114的前侧114f掺杂第一衬底114，以在形成的3DIC的外围区域PR处形成掺杂的屏蔽件402。掺杂的屏蔽件402部分地延伸穿过第一衬底114，并且是第一衬底114的掺杂区域，其掺杂类型与第一衬底114的块状区域114br相反。例如，掺杂的屏蔽件402可以是N型的，并且块状区域114br可以是P型的，反之亦然。在一些实施例中，用于形成掺杂的屏蔽件402的工艺包括：1)在第一衬底114的前侧114f上形成掩模(未示出)；2)在掩模就位的情况下将掺杂剂注入第一衬底114的前侧114f中；以及3)去除掩模。掩模可以例如是或包括光刻胶和/或硬掩模材料。
还通过图28的截面图2800示出，在形成的3DIC的内部区域IR处，在第一衬底114的前侧114f上形成半导体器件1102。
如图29的截面图2900所示，在第一衬底114的前侧114f上形成第一前侧互连结构116、第一电子组件104和第一蚀刻停止层916。在形成第一前侧互连结构116的顶部线层级时形成第一电子组件104，并且该第一电子组件104直接形成在掺杂的屏蔽件402上方。在第一前侧互连结构116和第一电子组件104上方形成第一蚀刻停止层916。第一前侧互连结构116、第一电子组件104和第一蚀刻停止层916可以例如如在图13至图17处所描述和/或所述地形成。
如图30的截面图3000所示，图29的结构垂直翻转并且接合到载体衬底1802。例如，可以通过熔融接合或一些其他合适的接合来执行接合。
如图31的截面图3100所示，从与第一衬底的前侧114f相对的第一衬底114的背侧114b减薄第一衬底114。减薄减小了第一衬底114的厚度T，并且可以例如通过CMP或一些其他合适的平坦化来执行。
还由图31的截面图3100示出，形成屏蔽隔离结构404，该屏蔽隔离结构404延伸穿过第一衬底114并且围绕掺杂的屏蔽件402。屏蔽隔离结构404将掺杂的屏蔽件402与掺杂的屏蔽件402两侧的第一衬底114的部分电隔离，并且可以是或包括例如电介质和/或一些其他合适的材料。在一些实施例中，用于形成屏蔽隔离结构404的工艺包括：1)图案化第一衬底114的背侧114b以形成具有屏蔽隔离结构404的布局的沟槽；2)在沟槽中沉积介电层；以及3)对介电层执行平坦化，直到介电层的顶面与第一衬底114的顶面齐平为止。
如图32的截面图3200所示，形成第一背侧互连介电层904bs1，第一背侧互连介电层904bs1覆盖第一衬底114的背侧114b上的屏蔽隔离结构404。此外，TSV 304和通孔介电层306形成为延伸穿过第一背侧互连介电层904bs1和第一衬底114。通孔介电层306将TSV 304与第一衬底114电隔离，并且TSV 304超出通孔介电层306延伸到第一前侧互连结构116中的线112。
在一些实施例中，用于形成TSV 304和通孔介电层306的工艺包括：1)图案化第一背侧互连介电层904bsl和第一衬底114以形成通孔开口；2)沉积衬于通孔开口的介电层；3)回蚀刻介电层以形成通孔介电层306；4)对第一前侧互连结构116执行蚀刻，以将通孔开口延伸到第一前侧互连结构116中的线112；5)沉积填充通孔开口的剩余部分的导电层；以及6)对导电层执行平坦化以形成TSV304。然而，在其他实施例中，其他工艺也是可以的。
如图33的截面图3300所示，形成背侧互连结构118和第一接合结构120，背侧互连结构118和第一接合结构120覆盖第一衬底114的背侧114b上的第一背侧互连介电层904bs1。除了背侧互连结构118的线112和通孔302形成在第二背侧互连介电层904bs2中之外，背侧互连结构118可以例如如在图19处描述的和/或如图19处描述地形成。第一接合结构120可以例如如图20所述和/或所述地形成。
在完成背侧互连结构118时，屏蔽结构102直接位于第一电子组件104上方。屏蔽结构102包括位于第一衬底114中的掺杂的屏蔽件402，并且还包括位于背侧互连结构118中的背侧屏蔽线112bs。屏蔽结构102可以例如是关于图8A所描述的。此外，屏蔽结构102和第一电子组件104可以例如具有如图7所示的顶部布局。然而，其他顶部布局也是可以的。在可选实施例中，不形成掺杂的屏蔽件402，并且屏蔽结构102限于用于阻挡磁场和/或电场的背侧屏蔽线112bs。这种屏蔽结构的非限制性示例在图3A处。在可选实施例中，未形成背侧屏蔽线112bs，并且屏蔽结构102限于用于阻挡磁场和/或电场的掺杂的屏蔽件402。这种屏蔽结构的非限制性示例在图4处。
如图34的截面图3400所示，至少半导体器件1102、第二前侧互连结构124、第二电子组件106、第二蚀刻停止层918和第二接合结构126形成为堆叠在第二衬底122的前侧122f上。半导体器件1102、第二前侧互连结构124、第二电子组件106、第二蚀刻停止层918和第二接合结构126可以例如如图21至图23描述的和/或如在图21至图23描述地形成。
如图35的截面图3500所示，图33的结构(也称为第一IC芯片108)垂直翻转，并且接合到图34的结构(也称为第二IC芯片110)。执行接合，使得第一衬底114的背侧114b和第二衬底122的前侧122f彼此面对。此外，执行接合，使得第一电子组件104直接位于屏蔽结构102和第二电子组件106上面。由于屏蔽结构102直接位于第一和第二电子组件104、106之间，因此屏蔽结构102阻挡了磁场/或电场在第一电子组件104和第二电子组件106之间传递。例如，可以如图24所述地执行接合。
如图36的截面图3600所示，从第一衬底114的前侧114f去除图35的载体衬底1802，从而暴露第一蚀刻停止层916。此外，第一钝化层912、焊盘结构902和第二钝化层914形成在第一蚀刻停止层916上。去除和形成例如可以如在图25和图26中所描述的。
虽然参考方法描述了图28至图36，应该理解，图28至图36所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图28至图36描述为一系列动作，应当理解，在其他实施例中可以改变动作的顺序。虽然图28至图36示出和描述为一组特定的动作，在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。通过省略和/或增加动作，该方法的可选实施例可以形成具有图1、图3A至图3C、图4、图6、图8B和图8C中的任一个中的屏蔽结构102的3DIC。例如，通过至少省略在屏蔽结构102处形成掺杂沟道308，该方法可以形成具有图6的屏蔽结构102的3DIC。
参考图37，提供了图28至图36的方法的一些实施例的框图3700。
在3702处，掺杂第一衬底以形成从第一衬底的前侧部分地延伸穿过第一衬底的掺杂的屏蔽件。参见例如图28。
在3704处，第一前侧互连结构形成在第一衬底的前侧上，其中，第一前侧互连结构包括位于掺杂的屏蔽件上面的第一电子组件。参见例如图29。
在3706处，将载体衬底接合到第一衬底的前侧，使得第一前侧互连结构位于载体衬底和第一衬底之间。参见例如图30。
在3708处，从与第一衬底的前侧相对的第一衬底的背侧减薄第一衬底。参见例如图31。
在3710处，形成延伸穿过第一衬底的屏蔽隔离结构，其中该屏蔽隔离结构围绕并且邻接掺杂的屏蔽件。参见例如图31。
在3712处，形成延伸穿过第一衬底并且与第一前侧互连结构电耦合的TSV。参见例如图32。
在3714处，背侧互连结构形成在第一衬底的背侧上并且电耦合到TSV，其中背侧互连结构包括基本(或完全)覆盖第一电子组件和掺杂的屏蔽件的屏蔽线。参见例如图33。
在3716处，第一接合结构形成在背侧互连结构上并且电耦合至背侧互连结构。参见例如图33。
在3718处，第二前侧互连结构形成在第二衬底上，其中第二前侧互连结构包括具有与第一电子组件相同的布局的第二电子组件。参见例如图34。
在3720处，第二接合结构形成在第二前侧互连结构上并且电耦合至第二前侧互连结构。参见例如图34。
在3722处，将第一接合结构和第二接合结构接合在一起，使得屏蔽线和掺杂的屏蔽件直接位于第一电子组件和第二电子组件之间，并且基本(或完全)覆盖第二电子组件。参见例如图35。
在3724处，去除载体衬底。参见例如图36。
在3726处，在第一前侧互连结构上方形成电耦合到第一前侧互连结构的焊盘结构。参见例如图36。
虽然在此将图37的框图3700示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本申请提供了一种半导体封装器件，包括：第一IC芯片，包括第一衬底和位于第一衬底上面的第一互连结构；第二IC芯片，位于第一IC芯片下面，其中，第二IC芯片包括第二衬底和位于第二衬底上面的第二互连结构；第一电子组件和第二电子组件，分别位于第一互连结构和第二互连结构中；以及屏蔽结构，直接位于第一电子组件和第二电子组件之间并且与第一电子组件和第二电子组件间隔开，其中，该屏蔽结构基本覆盖第二电子组件并且配置为阻挡磁场和/或电场。在一些实施例中，第一电子组件和第二电子组件是电感器。在一些实施例中，第一电子组件和第二电子组件具有相同的顶部布局，其中第一电子组件的侧壁位于第二电子组件的侧壁上面并且与第二电子组件的侧壁对准。在一些实施例中，屏蔽结构包括导线，其中当从剖面上看时，导线在导线的相对侧上具有一对线侧壁，并且其中第一电子组件和第二电子组件横向位于线侧壁之间并且与线侧壁横向地间隔开。在一些实施例中，屏蔽结构包括：TSV，穿过第一衬底延伸到第一互连结构中的线；屏蔽线，位于第一衬底下方并且基本覆盖第二电子组件；以及背侧通孔，从屏蔽线延伸至衬底通孔。在一些实施例中，屏蔽结构还包括：沟槽隔离结构，延伸穿过第一衬底，其中，第一电子组件和第二电子组件横向地位于沟槽隔离结构和衬底通孔之间；以及掺杂的屏蔽件，位于第一衬底中并且具有与第一衬底的的块状区域相反的掺杂类型，其中，掺杂的屏蔽件邻接沟槽隔离结构并且基本上覆盖第二电子组件。在一些实施例中，屏蔽结构还包括：沟槽隔离结构，延伸到第一衬底中，其中，当以横截面观察时，沟槽隔离结构包括一对隔离段，并且其中，第一电子组件和第二电子组件横向地位于隔离段之间；以及掺杂的屏蔽件，位于第一衬底中，其中该掺杂的屏蔽件具有与第二衬底的块状区域相反的掺杂类型，并且其中，该掺杂的屏蔽件位于隔离段之间并且邻接隔离段。在一些实施例中，掺杂的屏蔽件的厚度小于第一衬底的厚度。在一些实施例中，屏蔽结构包括：掺杂沟道，位于第一衬底中并且从第一衬底的底面穿过第一衬底延伸到第一衬底的顶面；前侧通孔，位于第一互连结构中，并且从掺杂沟道延伸以将第一互连结构电耦合到掺杂沟道；屏蔽线，位于第一衬底下方并且基本覆盖第二电子组件；以及背侧通孔，从屏蔽线延伸到掺杂沟道。
在一些实施例中，本申请提供一种用于形成半导体封装器件的方法，该方法包括：在第一衬底的前侧表面上形成第一前侧互连结构，其中，第一前侧互连结构包括第一电感器；在与前侧表面相对的第一衬底的背侧表面上形成背侧互连结构，其中，背侧互连结构包括直接位于第一电感器上方且宽度大于第一电感器的屏蔽线；在第二衬底上形成第二前侧互连结构，其中，第二前侧互连结构包括第二电感器；以及将第二前侧互连结构接合并且电耦合到背侧互连结构，其中在接合完成时，屏蔽线直接位于第一电感器和第二电感器之间。在一些实施例中，使用单独的光刻/蚀刻工艺形成第一电感器和第二电感器，其中，光刻/蚀刻工艺使用相同的光中间掩模或光掩模。在一些实施例中，该方法还包括：掺杂第一衬底以在第一衬底中形成掺杂的屏蔽区域，其中第一电感器直接形成在掺杂的屏蔽区域上方；以及形成延伸到第一衬底的背侧表面的沟槽隔离结构，其中该沟槽隔离结构具有一对段，并且其中段邻接掺杂的屏蔽区域并且分别位于掺杂的屏蔽区域的相对侧上。在一些实施例中，该方法还包括：将第一前侧互连结构接合到载体衬底，使得第一前侧互连结构位于载体衬底和第一衬底之间；以及在形成背侧互连结构之前，平坦化第一衬底的背侧表面以减薄第一衬底。在一些实施例中，该方法还包括：掺杂第一衬底以形成延伸穿过第一衬底的掺杂的沟道区域，其中第一前侧互连结构形成有延伸到掺杂的沟道区域的前侧通孔，并且其中背侧互连结构形成有从屏蔽线延伸到掺杂的沟道区域的背侧通孔。在一些实施例中，该方法还包括形成穿过第一衬底延伸到第一前侧互连结构中的互连线的TSV，其中，背侧互连结构形成有从屏蔽线延伸到TSV的背侧通孔。
在一些实施例中，本申请提供了另一种用于形成半导体封装器件的方法，该方法包括：从第一衬底的前侧掺杂第一衬底以在第一衬底中形成掺杂的屏蔽区域；在第一衬底的前侧上形成第一前侧互连结构，其中，第一前侧互连结构包括直接位于掺杂的屏蔽区域上方的第一电子组件；形成隔离结构，隔离结构延伸至与第一衬底的前侧相对的第一衬底的背侧，并且具有一对隔离段，其中，隔离段邻接掺杂的屏蔽区域的相对侧并且分别位于掺杂的屏蔽区域的相对侧上；在第二衬底上形成第二前侧互连结构，其中，第二前侧互连结构包括第二电子组件；以及将第二前侧互连结构接合到第一衬底的背侧，使得掺杂的屏蔽区域垂直地位于第一电子组件和第二电子组件之间，并且第一电子组件和第二电子组件横向地位于隔离段之间。在一些实施例中，该方法还包括：将载体衬底接合到第一前侧互连结构，使得第一前侧互连结构位于载体衬底和第一衬底之间；以及从第一衬底的背侧减薄第一衬底。在一些实施例中，该方法还包括：在第一衬底的背侧上形成背侧互连结构，其中，背侧互连结构包括完全覆盖掺杂的屏蔽区域和第一电子组件的屏蔽线。在一些实施例中，该方法还包括：形成延伸到第一衬底的背侧到第一前侧互连结构的互连线的TSV，其中，背侧互连结构的形成包括直接从屏蔽线直接延伸到TSV的背侧通孔。在一些实施例中，该方法还包括：在第一衬底的背侧上形成第一混合接合结构，其中，第一混合接合结构电耦合至第一前侧互连结构；以及在第二前侧互连结构上形成第二混合接合结构，其中第二混合接合结构电耦合到第二前侧互连结构，并且其中，通过混合接合来执行接合，并且接合包括使第一混合接合结构和第二混合接合结构彼此直接接触。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体封装器件，包括：
第一集成电路(IC)芯片，包括第一衬底和位于所述第一衬底上面的第一互连结构；
第二集成电路芯片，位于所述第一集成电路芯片下面，其中，所述第二集成电路芯片包括第二衬底和位于所述第二衬底上面的第二互连结构；
第一电子组件和第二电子组件，分别位于所述第一互连结构和所述第二互连结构中；以及
屏蔽结构，直接位于所述第一电子组件和所述第二电子组件之间并且与所述第一电子组件和所述第二电子组件间隔开，其中，所述屏蔽结构覆盖所述第二电子组件并且配置为阻挡磁场和/或电场。
2.根据权利要求1所述的半导体封装器件，其中，所述第一电子组件和所述第二电子组件是电感器。
3.根据权利要求1所述的半导体封装器件，其中，所述第一电子组件和所述第二电子组件具有相同的顶部布局，并且其中，所述第一电子组件的侧壁位于所述第二电子组件的侧壁上面并且与所述第二电子组件的侧壁对准。
4.根据权利要求1所述的半导体封装器件，其中，所述屏蔽结构包括导线，其中，当从剖面上看时，所述导线在所述导线的相对侧上具有一对线侧壁，并且其中，所述第一电子组件和所述第二电子组件横向位于所述线侧壁之间并且与所述线侧壁横向地间隔开。
5.根据权利要求1所述的半导体封装器件，其中，所述屏蔽结构包括：
衬底通孔(TSV)，穿过所述第一衬底延伸到所述第一互连结构中的线；
屏蔽线，位于所述第一衬底下方并且覆盖所述第二电子组件；以及
背侧通孔，从所述屏蔽线延伸至所述衬底通孔。
6.根据权利要求5所述的半导体封装器件，其中，所述屏蔽结构还包括：
沟槽隔离结构，延伸穿过所述第一衬底，其中，所述第一电子组件和所述第二电子组件横向地位于所述沟槽隔离结构和所述衬底通孔之间；以及
掺杂的屏蔽件，位于所述第一衬底中并且具有与所述第一衬底的的块状区域相反的掺杂类型，其中，所述掺杂的屏蔽件邻接所述沟槽隔离结构并且覆盖所述第二电子组件。
7.根据权利要求1所述的半导体封装器件，其中，所述屏蔽结构还包括：
沟槽隔离结构，延伸到所述第一衬底中，其中，当以横截面观察时，所述沟槽隔离结构包括一对隔离段，并且其中，所述第一电子组件和所述第二电子组件横向地位于所述隔离段之间；以及
掺杂的屏蔽件，位于所述第一衬底中，其中，所述掺杂的屏蔽件具有与所述第二衬底的块状区域相反的掺杂类型，并且其中，所述掺杂的屏蔽件位于所述隔离段之间并且邻接所述隔离段。
8.根据权利要求7所述的半导体封装器件，其中，所述掺杂的屏蔽件的厚度小于所述第一衬底的厚度。
9.一种用于形成半导体封装器件的方法，所述方法包括：
在第一衬底的前侧表面上形成第一前侧互连结构，其中，所述第一前侧互连结构包括第一电感器；
在与所述前侧表面相对的所述第一衬底的背侧表面上形成背侧互连结构，其中，所述背侧互连结构包括直接位于所述第一电感器上方且宽度大于所述第一电感器的屏蔽线；
在第二衬底上形成第二前侧互连结构，其中，所述第二前侧互连结构包括第二电感器；以及
将所述第二前侧互连结构接合并且电耦合到所述背侧互连结构，其中，在所述接合完成时，所述屏蔽线直接位于所述第一电感器和所述第二电感器之间。
10.一种用于形成半导体封装器件的方法，所述方法包括：
从第一衬底的前侧掺杂所述第一衬底以在所述第一衬底中形成掺杂的屏蔽区域；
在所述第一衬底的所述前侧上形成第一前侧互连结构，其中，所述第一前侧互连结构包括直接位于所述掺杂的屏蔽区域上方的第一电子组件；
形成隔离结构，所述隔离结构延伸至与所述第一衬底的所述前侧相对的所述第一衬底的背侧，并且具有一对隔离段，其中，所述隔离段邻接所述掺杂的屏蔽区域的相对侧并且分别位于所述掺杂的屏蔽区域的相对侧上；
在第二衬底上形成第二前侧互连结构，其中，所述第二前侧互连结构包括第二电子组件；以及
将所述第二前侧互连结构接合到所述第一衬底的所述背侧，使得所述掺杂的屏蔽区域垂直地位于所述第一电子组件和所述第二电子组件之间，并且所述第一电子组件和所述第二电子组件横向地位于所述隔离段之间。
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