CN112397402A - 半导体芯片封装体的包封物的双步激光处理 - Google Patents

半导体芯片封装体的包封物的双步激光处理 Download PDF

Info

Publication number
CN112397402A
CN112397402A CN202010822650.XA CN202010822650A CN112397402A CN 112397402 A CN112397402 A CN 112397402A CN 202010822650 A CN202010822650 A CN 202010822650A CN 112397402 A CN112397402 A CN 112397402A
Authority
CN
China
Prior art keywords
encapsulant
laser beam
metal layer
semiconductor chip
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010822650.XA
Other languages
English (en)
Inventor
卜佩銮
R·S·B·巴卡尔
张超发
吕志鸿
李瑞家
梁幼璇
罗增燊
黄胤生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN112397402A publication Critical patent/CN112397402A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Laser Beam Processing (AREA)

Abstract

一种用于制作电子装置的方法(10)包括：提供包括包封材料(11)的包封物；提供第一激光束并通过借助于第一激光束(12)去除包封材料而在包封物的主表面中形成沟槽；沿着沟槽(13)的边缘上方的部分形成掩模；和提供第二激光束并在包封物的主表面的表面区域之上扫掠第二激光束，其中，所述表面区域至少覆盖由沟槽(14)在空间上限界的区域。

Description

半导体芯片封装体的包封物的双步激光处理
技术领域
本公开涉及一种用于制作电子装置的方法以及两种不同类型的半导体芯片封装体。本公开特别是涉及一种用于制作电子装置的方法，该方法采用半导体芯片封装体的包封物的两个处理步骤。
背景技术
在半导体芯片封装体的制作领域中，激光处理技术变得越来越重要。激光照射可以例如用于激活特定材料，例如嵌入包封材料中的激光直接结构化(LDS)添加剂，或通过激光烧蚀去除包封材料。LDS添加剂释放出金属核，该金属核可以在随后的化学镀覆过程中还原为金属以形成导电路径。可以采用激光烧蚀来去除一层包封材料，从而露出包封物底下的另一层，例如金属层。在产量和相邻空间区域之间的隔离方面，两种类型的处理都需要进行进一步的改进。
发明内容
本公开的第一方面涉及一种用于制作电子装置的方法，包括：提供包括包封材料的包封物；提供第一激光束并通过借助于第一激光束去除包封材料而在包封物的主表面中形成沟槽；沿着沟槽的边缘上方的部分形成掩模；和提供第二激光束并在包封物的所述主表面的表面区域之上扫掠第二激光束，其中，所述表面区域至少覆盖由沟槽在空间上限界的区域。
本公开的第二方面涉及一种半导体芯片封装体，包括包封物，所述包封物包括：形成在所述包封物的主表面中的沟槽、所述包封物的位于所述沟槽的一侧的第一表面区域以及所述包封物的位于所述沟槽的另一侧的第二表面区域，其中，第一和第二表面区域具有不同的表面粗糙度。
本公开的第三方面涉及一种半导体芯片封装体，包括包封物，所述包封物包括形成在所述包封物的主表面中的沟槽，其中，所述沟槽在空间上限界出所述包封物被去除并由此暴露出之下的金属层的上表面的区域。
本公开的第四方面涉及一种用于制作半导体裸片封装体的方法，包括：提供半导体裸片；在半导体裸片上方设置金属层；将包封物沉积到金属层上，所述包封物包括包封材料；和提供激光束并在所述包封物的主表面的表面区域之上扫掠激光束，其中，扫掠激光束包括去除包封物的包封材料，从而暴露金属层。
本公开的第五方面涉及一种半导体芯片封装体，包括：半导体裸片；设置在半导体裸片上方的金属层；包封物，其被设置为包埋所述半导体裸片并围绕所述金属层，其中，所述金属层的主表面暴露于外部并且与包封物的主表面不共面。
附图说明
附图被包括以提供对多个实施例的进一步理解，并且附图被并入本说明书中并构成本说明书的一部分。附图示出了多个实施例，并且与说明书一起用于解释多个实施例的原理。其它实施例和实施例的许多预期优点将很容易理解，因为通过参考以下详细描述，它们将变得更好理解。
附图的元件不是必须相对于彼此成比例。相同的附图标记表示对应的相似部件。
图1示出了根据第一方面的方法的示例性流程图。
图2包括图2A和图2B并且示出了双步激光处理的原理，该双步激光处理包括通过逐个光点激光束烧蚀将沟槽形成在包封物中的第一步骤(A)，以及在由沟槽(B)限界的包封物的表面区域之上扫掠线形激光束的第二步骤(B)。
图3包括图3A、图3B和图3C并且以示意性顶视图(A)、透视图(B)和侧剖视图(C)示出了在将沟槽形成在包封物中的第一步骤之后的根据第一实施例的过程的中间产物。
图4包括图4A、图4B和图4C并且以示意性顶视图(A)、透视图(B)和侧剖视图(C)示出了在形成掩模层之后但在执行在表面区域之上扫掠第二激光束的第二步骤之前的过程的中间产物。
图5包括图5A、图5B和图5C并且以示意性顶视图(A)、透视图(B)和侧剖视图(C)示出了在表面区域之上扫掠第二激光束的第二步骤之后的过程的中间产物。
图6包括图6A至图6D并且示出了表面区域的示意性顶视图，用于示出不同的掩蔽配置，特别是不同的掩蔽设计公差(A和B)和不同的掩蔽对正公差(C和D)。
图7包括图7A至图7C，其中，图7A对应于图5C并且示出了根据第二方面的半导体芯片封装体，图7B示出了图7A中的框选的切除部的透视图，图7C示出了框选的切除部的表面形貌。
图8包括图8A和8B并且以示意性顶视图(A)和侧剖视图(B)示出了在将沟槽形成在包封物中的第一步骤之后的根据第二实施例的过程的中间产物。
图9包括图9A和图9B并且以侧剖视图(A)示出了在形成掩模层并执行在表面区域之上扫掠第二激光束的第二步骤之后的过程的中间产物以及以顶透视图(B)示出了执行第二步骤过程中的情况。
图10包括图10A和图10B并且以侧剖视图(A)和图10A的框选区域的侧剖视图(B)示出了在表面区域之上扫掠第二激光束的第二步骤之后获得的根据第三方面的半导体芯片封装体。
图11示出了根据第四方面的方法的示例性流程图。
图12包括图12A和12B并且以透视图示出了在掩蔽的表面区域(A)和未掩蔽的表面区域(B)之上扫掠激光束。
图13包括图13A至图13E并且以侧剖视图(A)示出了在掩蔽的表面区域之上扫掠激光束之后获得的根据第五方面的半导体芯片封装体、图13A的局部细节的放大视图(B)、具有施加在暴露的金属层上的TIM层的半导体芯片封装体(C)、具有施加在TIM层和包封物的顶部上的散热器的半导体芯片封装体以及包括仅一个连续的TIM层和施加到TIM层的散热器的替代性实施例(E)。
图14包括图14A和14B并且以侧剖视图(A)和放大的局部细节(B)示出了在未掩蔽的表面区域之上扫掠激光束之后获得的根据第五方面的半导体芯片封装体。
具体实施方式
在下面的详细描述中，参考形成说明书的一部分的附图，并且在附图中通过图示的方式示出了可以实践本公开的特定实施例。在这方面，相对于所描述的附图的取向使用诸如“顶”、“底”、“前”、“后”、“前导”、“尾随”等方向性术语。因为实施例的构件可以以许多不同的取向定位，所以方向性术语用于说明的目的，而绝不是限制性的。应当理解，在不脱离本公开的范围的情况下，可以利用其它实施例并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被理解为限制性的，本公开的范围由所附权利要求限定。
应当理解，除非另外特别指出，否则本文所述的各种示例性实施例的特征可以彼此组合。
如在本说明书中所采用的术语“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”并不意味着元件或层必须直接接触在一起；而是可以在“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间相应地设置居间元件或层。但是，根据本公开，上述术语还可以可选地具有特定含义，即元件或层直接接触在一起，即相应地在“接合”、“附接”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间不设置居间元件或层。
此外，关于在表面“之上”形成或定位的部件、元件或材料层中使用的单词“在...之上”在本文中可以用来表示部件、元件或材料层“间接地”位于(例如放置、形成、沉积等)在所述表面上而使得一个或多个附加的部件、元件或层布置在所述表面与部件、元件或材料层之间。然而，关于在表面“之上”形成或定位的部件、元件或材料层中所使用的词语“在...之上”还可以可选地具有特定含义，即部件、元件或材料层“直接地”位于(例如放置、形成、沉积等)所述表面上，例如与所述表面直接接触。
详细说明
图1示出了用于说明第一方面的方法的示例的流程图。用于制造电子装置的方法10包括：提供包括包封材料的包封物(11)；提供第一激光束并通过借助于第一激光束去除包封材料而在包封物的主表面中形成沟槽(12)；沿着沟槽的边缘上方的部分形成掩模(13)；以及提供第二激光束并在包封物的主表面的表面区域之上扫掠第二激光束，其中该表面区域至少覆盖由沟槽在空间上限制的区域(14)。
根据图1的方法的第一示例，该方法用于将包封物的包封材料转变成可镀覆的包封材料。为此，包封材料包括嵌入在包封材料中的可激光激活的材料，特别是激光直接结构化(LDS)添加剂，并且扫掠第二激光束包括激活可激光激活的材料。根据其一个示例，LDS添加剂选自由粉末(以纳米尺寸)绝缘的任何种类的金属、铜铬氧化物(尖晶石)、磷酸氢铜、磷酸铜、铜铬氧化物尖晶石、铜硫酸盐、亚硫氰酸亚铜、有机金属络合物、含钯/钯的重金属络合物、金属氧化物、金属氧化物涂层的填料、云母上涂覆的锑掺杂的氧化锡、含铜的金属氧化物，含锌的金属氧化物、含锡的金属氧化物、含镁的金属氧化物、含铝的金属氧化物、含金的金属氧化物含银的金属氧化物及它们的组合组成的组。
根据图1的方法的第二示例，该方法还包括：提供金属层，提供包封物，使得包封物覆盖金属层，其中，扫掠第二激光束包括去除包封物的包封材料并暴露金属层。根据其一个示例，沟槽围绕金属层并且至少向下形成到金属层的边缘。
根据图1的方法的一个示例，第一激光束是作为光点施加到表面上的脉冲激光束，其中，第一激光束沿着待形成的沟槽扫描，使得相继的激光脉冲的光点在包封物的主表面上在空间上重叠。根据其另一示例，第一激光束具有皮秒范围内的脉冲持续时间。根据其另一示例，第一激光束具有紫外线范围内的波长。
根据图1的方法的一个示例，第二激光束是以线的形式施加到表面的脉冲激光束，其中，第二激光束在表面区域之上扫描，使得相继的激光脉冲的线在包封物的主表面上在空间上重叠。根据其另一示例，第二激光束具有纳秒或皮秒范围内的脉冲持续时间。根据其另一示例，第二激光束具有紫外或可见光范围内的波长。根据其另一示例，第二激光束的线具有最长达70mm的长度，特别是在40mm至70mm的范围内的长度。
根据图1的方法的一个示例，掩模由耐受第二激光束的照射的材料、特别是金属材料形成。
根据图1的方法的一个示例，沟槽被形成为10μm至100μm的深度。
图2包括图2A和图2B并且示出了双步激光处理的原理。两个图均示出了包封物的上表面的顶视图。
根据图2A，在第一步骤中，通过采用第一激光束通过逐个光点激光束烧蚀在包封物中形成沟槽。如图2A的示例所示，沟槽可以是围绕矩形或方形区域的环形沟槽。第一激光束的激光源可以是皮秒激光器，例如Nd：YVO4激光器。激光束可以聚焦到20-25μm、特别是23μm的光点大小。第一激光束的波长可以在紫外线范围内，特别是355nm。但是，也可以使用另一种适合烧蚀包封物的材料的波长。激光束沿箭头所标记的线在包封物的表面上扫描。可以调节激光的扫描速度和重复率，使得它们可使相继的和相邻的激光脉冲的空间重叠量为10-15μm，特别是16μm。第一激光束的脉冲能量优选地被调节为略高于烧蚀阈值。
在形成沟槽之后，掩模将沿沟槽的边缘上方的部分施加和设置在包封物上。这将在图3至5、特别是图4的实施例中更详细地示出和解释。
根据图2B，在第二步骤中，通过采用也是脉冲激光束的第二激光束，线形激光束在包封物的由沟槽(B)限界的表面区域之上扫掠。第二激光束的脉冲长度可以在皮秒或纳秒范围内。激光源也可以是Nd：YVO4激光，并且波长可以是例如355nm或532nm。第二激光束聚焦成线形，其长度可以最高达70mm。优选地，选择所述线的长度，使得其延伸跨过要扫掠的区域的一个尺寸。如箭头所示，第二激光束在包封物的表面上扫描。可以调节激光的扫描速度和重复率，从而使得相继的激光脉冲空间重叠，如图2B所示。
根据图2B，第二激光束的脉冲能量取决于第二激光束要实现什么。如上面已经进一步指出的，在本公开中提出了两个示例。根据第一示例，采用第二激光束来激活嵌入在包封物中的可激光激活的LDS材料、特别是金属种子。在这种情况下，第二激光束的脉冲能量必须足够高以激活LDS材料，特别是破坏金属氧化物分子的键并释放金属原子，特别是Cu原子。根据第二示例，第二激光束用于去除设置在底下金属层上的包封物。在这种情况下，第二激光束的脉冲能量必须足够高以烧蚀包封物，这也取决于包封物的厚度。
在第一示例和第二示例中，沟槽均具有防止第二激光束在包封物中产生的热量从包封物的未掩蔽区域侧向向外流动到掩蔽区域的功能，否则将导致未掩蔽区域中的包封物的不期望的变化。在一些实施例中，沟槽提供对掩模的不准确性的补偿，这种不准确性可以是掩模的失配尺寸或掩模的不正确位置。例如，理想的掩模应该类似于图6C中的掩模，它完美地覆盖沟槽并形成两个区域的轮廓的一部分。然而，实际中，掩模或诸如夹具之类的相应工具可能具有失配的尺寸，使得其覆盖范围略有变化，如图6D所示，虚线的左侧尺寸向右侧稍微偏移。由于沟槽的存在，基本上仍可以保护将被第二激光束扫描的两个区域的轮廓。当一工具、例如夹具用作掩模时，位置也可能会稍微偏离其理想位置。由于沟槽的缘故，待扫描的区域的轮廓或边界仍然可得到保护。
图3至图5示出了根据第一示例的过程，其中，采用第二激光束将包封物的包封材料转变成可镀覆的包封材料。
图3包括图3A、图3B和图3C并且以示意性顶视图(A)、透视图(B)和侧剖视图(C)示出了在将沟槽形成在包封物中之后作为中间产物的半导体芯片封装体。图3C的半导体芯片封装体30包括设置在引线框架33上的半导体芯片32和包埋半导体芯片32的包封物31。包封物31包括嵌入其中的LDS材料。半导体芯片32是IGBT芯片，其包括在其下主表面上的漏极或集电极端子，在其上主表面上的源极或发射极端子以及在其上主表面上的栅极或基极端子。图3A示出了形成在包封物31的上主表面中的两个环形沟槽31.1。这两个环形沟槽31.1环绕设置在IGBT芯片32的源极端子和栅极端子上方的两个第一区域31.2。目的是将这两个第一区域31.2的包封材料转变成可镀覆的包封材料。
图4包括图4A、图4B和图4C并且以示意性顶视图(A)、透视图(B)和侧剖视图(C)示出了在形成掩模层之后但在执行第二激光束在两个第一表面区域之上扫掠的第二步骤之前的半导体封装体。半导体芯片封装体30与图3所示的相同，但是包括附加的掩模层34，该掩模层34沉积在包封物31的要被保护以免受第二激光束的照射的区域上。图4B示出了实际上仅IGBT晶体管芯片的源极端子和栅极端子上方的第一表面区域未被掩模层34覆盖。掩模层34应耐受第二激光束的照射并且优选地由金属材料、例如不锈钢材料制成。如图4C中可以看到的，掩模层34被相应地沉积在沟槽旁，特别是沿着沟槽的边缘上方的部分沉积。
图5包括图5A、图5B和图5C并且以示意性顶视图(A)、透视图(B)和侧剖视图(C)示出了在第二激光束在所述表面区域之上扫掠的第二步骤之后并且在去除掩模层之后的半导体芯片封装体。通过第二激光束的处理，两个第一表面区域的包封材料已经转变成可镀覆的包封材料。因此，两个第一表面区域处于使得可以通过电镀来在其上沉积金属层的状态。在图5C中还可以看出，与未用第二激光束处理的区域相比，对两个第一表面区域的激光处理使得包封物略微变薄。
图6包括图6A至图6D并且示出了表面区域的示意性顶视图，用于说明与沟槽的尺寸以及掩蔽设计和掩蔽对正公差有关的不同掩蔽情况。特别地，图6A示出了相当小的沟槽区域，其需要相应较小宽度的掩蔽层。图6B示出了在较宽的沟槽区域的情况下，掩蔽区域也可以被扩大。在第一激光束具有100mm宽的边界的情况下，存在重叠区域以补偿掩模的公差。图6C示出了位置没有偏移的掩蔽区域(虚线)的示例。另一方面，图6D示出了位置偏移的掩蔽区域(虚线)。
图7包括图7A至图7C，其中，图7A示出了根据第二方面的半导体芯片封装体，图7B示出了图7A中的框选区域的透视图，图7C示出了框选区域的表面形貌。
图7A的半导体芯片封装体70、特别是图7B中所示的矩形切除部分包括包封物71，所述包封物71包括：形成在包封物71的主表面中的沟槽71.1、包封物的位于沟槽71.1的一侧的第一表面区域71.2和包封物71的位于沟槽71.1的另一侧的第二表面区域71.3，其中，第一和第二表面区域具有不同的表面粗糙度。特别地，两个第一表面区域71.2比第二表面区域71.3具有更高的表面粗糙度，这也可以在图7C的表面轮廓中看出。
沟槽71.1可以是环形沟槽，每个环形沟槽可以围绕两个第一表面区域71.2中的相应的一个。然而，应该补充的是，通常，一个或多个沟槽不必具有环形形式。它们还可以在空间上仅在一个或多个侧面上限界第一表面区域，而不是环形的。
图7A的芯片封装体70还可包括例如可以是IGBT芯片的半导体芯片72。半导体芯片72可以设置在引线框架73上，其中，在IGBT芯片72的情况下，背侧漏极触点机械连接和电连接到引线框架73。
两个第一表面区域71.2可均包括通过激光激活LDS添加剂、特别是铜铬氧化物而产生的导电颗粒。
在未在此详细示出和解释的另一步骤中，金属层、例如铜层可以通过电镀沉积在两个第一表面区域71.2上。这些金属层然后可用作半导体晶体管芯片的接触电极。
图8包括图8A和图8B并且以透视图(A)和侧剖视图(B)示出了在将沟槽形成在包封物中之后作为中间产物的半导体芯片封装体。图8B的半导体芯片封装体80包括一个或多个半导体芯片、两个金属层82以及包埋半导体芯片和金属层82的包封物81。金属层82可以由例如铜制成，并且可以是引线框架架或夹的一部分。
图8进一步示出了形成在包封物81的上主表面中的两个环形沟槽81.1。这两个环形沟槽81.1被形成为使得它们至少向下到达金属层82的上表面的高度位置或者甚至低于该高度位置，其中，金属层82的上边缘在相应的沟槽81.1中暴露。金属层82上方的包封物层的厚度可以在100nm至5μm的范围内。
图9包括图9A和9B并且以侧剖视图(A)和向下观看的透视图(B)示出了在形成掩模层之后并且在执行在两个第一表面区域之上扫掠第二激光束的第二步骤的过程中的半导体封装体。半导体芯片封装体80与图8所示的相同，但是包括附加的掩模层84，该掩模层84沉积在包封物81的要被保护以免受第二激光束的照射的区域上。图9A示出了实际上仅金属层82上方的第一表面区域没有被掩模层84覆盖。掩模层84应耐受第二激光束的照射并且优选地由金属材料、例如不锈钢材料制成。图9B中的大箭头指示线形第二激光束在多个半导体芯片封装体上的扫掠的方向。
图10包括图10A和图10B并且以侧剖视图(A)和图10A的框选区域的侧剖视图(B)示出了在所述表面区域之上扫掠第二激光束的第二步骤之后获得的根据第三方面的半导体芯片封装体。通过所述第二激光束的处理，未掩蔽区域中的包封物的包封材料已经通过激光烧蚀去除。因此，金属层82暴露于外部，其中，金属层82的上表面与包封物81的上表面之间的高度差可以在100nm至5μm的范围内。
此外，在根据第三方面的半导体芯片封装体的情况下，沟槽81.1可以是环形沟槽，每个环形沟槽可以围绕金属层82中的相应的一个。然而，应该补充的是，通常，一个或多个沟槽不必具有环形形式。它们也可以沿着金属层82的一个或多个侧面形成，而不围绕金属层82。
图11示出了根据第四方面的方法的示例性流程图。用于制作半导体裸片封装体的方法90包括：提供半导体裸片(91)；在半导体裸片上方设置金属层(92)；将包封物沉积到金属层上，所述包封物包括包封材料(93)；以及提供激光束并且在包封物的主表面的表面区域之上扫掠激光束，其中，扫掠激光束包括去除包封物的包封材料，从而暴露金属层(94)。
根据图11的方法的一个实施例，所述方法的激光束可以以与本公开的第一至第三方面的第二激光束相同的方式产生并且可以具有相同的特性。
根据图11的方法的一个实施例，所述方法还包括在扫掠激光束之前将掩模沉积在表面区域内的包封物上。掩模可以包括耐受激光束的任何材料，特别是金属材料，尤其是Al。
根据图11的方法的另一实施例，所述方法不包括在扫掠激光束之前将掩模沉积在表面区域内的包封物上。因此，在该实施例中，在包封物中没有选择性的开口，并且金属层完全被包封物覆盖。
根据图11的方法的一个实施例，该方法还包括在表面区域之上扫掠激光束并暴露金属层之后将热界面材料层设置在暴露的金属层上。根据其另一示例，该方法还包括将散热器设置在热界面材料层上。通过这种布置，可以实现增强的散热。
金属层可以是例如夹或引线框架的一部分。
图12包括图12A和图12B并且以透视图示出了激光束在掩蔽的表面区域(A)之上和未掩蔽的表面区域(B)之上的扫掠。在图12A中，掩模被示为亮区域，而掩模开口被示为暗区域，其中，包封物被暴露。掩模包括夹暴露轮廓，这意味着掩模开口具有与设置在包封物之下的夹完全相同的侧向轮廓。与此相比，在图12B中没有掩模，从而在扫掠开始之前，整个表面被包封物覆盖。当激光束到达金属层的表面区域时，激光束去除设置在金属层上方的包封物。
图13包括图13A至图13E并且示出了在如图12A所示的包括掩模的表面区域之上扫掠激光束之后获得的根据第五方面的半导体芯片封装体。
如图13A所示的半导体芯片封装体100包括：半导体裸片110、设置在半导体裸片110上方的金属层120以及被设置为包埋半导体裸片110并围绕金属层120的包封物130，其中，金属层120的上主表面暴露于外部并且与包封物130的上主表面不共面。
在图13的半导体芯片封装体100中，金属层120的上主表面和包封物130之间的非共面性使得金属层120的上主表面是凹陷的。由于掩模，仅去除了设置在金属层120上的包封物130，而没有去除金属层120外侧的包封物130。因此，在去除掩模之后，包封物130的上表面高于金属层120的上表面。高度差可以在1μm至100μm的范围内，其中，下限也可以是5、10、15、20、25、30、35、40、45或50μm，上限也可以是95、90、85、80、75、70、65、60、55或50μm。
图13C示出了在TIM(热界面材料)层140被施加到暴露的金属层120上之后的半导体芯片封装体。热界面材料是被嵌入两个构件之间以增强它们之间的热耦合的任何材料。在本实施例中，热界面材料将设置在金属层120与随后将施加到TIM层140上的散热器150之间。TIM层140的材料可以是导热膏、导热粘合剂、导热垫(如硅树脂)或相变材料中的一种或多种。在这种情况下存在TIM层的一个优点是，在用激光束处理之后，金属层120的上表面将呈现出一定的粗糙度。因此，将散热器直接施加到金属层上将导致两个构件之间的实际接触面积很小，从而导致很差的热传递。TIM层140有助于改善金属层120与散热器150之间的热传递。
图13D示出了具有施加在两个TIM层140和包封物130的上表面上的散热器150的半导体芯片封装体。
图13E示出了另一实施例，其中，一个连续的TIM层141被施加在金属层120和包封物的上表面上，散热器150被施加在连续的TIM层141上。
图14包括图14A和14B并且以侧剖视图(A)和放大的局部细节(B)示出了在未掩蔽的表面区域之上扫掠激光束之后获得的根据第五方面的半导体芯片封装体。
图14的半导体芯片封装体200包括半导体裸片210、设置在半导体裸片210上方的金属层220、设置为包埋半导体裸片210并围绕金属层220的包封物230，其中，金属层220的上主表面暴露于外部并且与包封物230的上主表面不共面。
在图14的半导体芯片封装体200中，金属层220的上主表面与包封物230之间的非共面性使得金属层220的上主表面高于金属层220之间的包封物230的上表面。在扫掠激光束过程中，金属层220上方的包封物层被去除，同时金属层220外侧的包封物也被去除。因此，层220的上表面高于包封物230的上表面。高度差可以在1μm至100μm的范围内，其中，下限也可以是5、10、15、20、25、30、35、40、45或50μm，上限也可以是95、90、85、80、75、70、65、60、55或50μm。
还可以以与以上结合图13C至13E所描述的方式相同的方式将TIM层施加到金属层220的暴露的上表面上和将散热器施加到TIM层上。
以下示例与本公开的其它方面有关：
示例1是一种用于制作电子装置的方法，所述方法包括：提供包括包封材料的包封物；提供第一激光束，并且通过借助于第一激光束去除包封材料而在包封物的主表面中形成沟槽；沿所述沟槽的边缘上方的部分形成掩模；以及提供第二激光束并在包封物的主表面的表面区域之上扫掠第二激光束，其中，所述表面区域至少覆盖由沟槽在空间上限界的区域。
在示例2中，示例1的主题可以可选地进一步包括：包封材料包括嵌入包封材料中的可激光激活的材料、特别是激光直接结构化(LDS)添加剂，并且扫掠第二激光光束包括激活所述可激光激活的材料。
在示例3中，示例1的主题可以可选地进一步包括：提供金属层，提供包封物，使得包封物覆盖金属层，其中，扫掠第二激光束包括去除包封物的包封材料并暴露金属层。
在示例4中，前述示例中任一个的主题可以可选地进一步包括：第一激光束是作为光点施加到所述表面上的脉冲激光束，其中，第一激光束沿着待形成的沟槽进行扫描，使得相继的激光脉冲的光点在包封物的主表面上空间上重叠。
在示例5中，示例4的主题可以可选地进一步包括：第一激光束具有皮秒范围内的脉冲持续时间。
在示例6中，前述示例中任一个的主题可以可选地进一步包括：第二激光束是以线的形式施加到所述表面上的脉冲激光束，其中，第二激光束在所述表面区域之上扫描，使得相继的激光脉冲的线在包封物的主表面上空间上重叠。
在示例7中，示例2以及回引示例2的前述示例中任一个的主题可以可选地进一步包括：LDS添加剂包括铜铬氧化物。
在示例8中，前述示例中任一个的主题可以可选地进一步包括：所述掩模由耐受第二激光束的照射的材料、特别是金属材料形成。
在示例9中，前述示例中任一个的主题可以可选地进一步包括：所述沟槽被形成为具有10μm至100μm的范围内的深度。
在示例10中，示例3以及回引示例3的前述示例中任一个的主题可以可选地进一步包括：沟槽围绕金属层并至少向下形成到金属层的边缘。
示例11是一种半导体芯片封装体，其包括包封物，所述包封物包括：形成在包封物的主表面中的沟槽、包封物的位于沟槽的一侧的第一表面区域以及包封物的位于沟槽的另一侧的第二表面区域，其中，第一和第二表面区域具有不同的表面粗糙度。
在示例12中，示例11的主题可以可选地进一步包括：第一表面区域包括通过激光激活LDS添加剂、特别是铜铬氧化物而产生的导电颗粒，其中，第一表面区域与第二表面区域相比具有更高的表面粗糙度。
在示例13中，示例11或12的主题可以可选地进一步包括：金属层，其设置在第一表面区域上并且特别地通过电镀制作。
在示例14中，前述示例11至13中任一个的主题可以可选地包括：沟槽是围绕第一表面区域的环形沟槽。
在示例15中，前述示例11至14中任一个的主题可以可选地进一步包括：半导体晶体管芯片，其包括两个或更多个电极层，所述两个或更多个电极层相应地设置在两个或更多个第一表面区域上，并且特别是通过电镀制作。
示例16是一种半导体芯片封装体，其包括包封物，所述包封物包括形成在包封物的主表面中的沟槽，其中，所述沟槽在空间上限界出包封物被去除并由此暴露之下金属层的上表面的区域。
在示例17中，示例16的主题可以可选地进一步包括：沟槽是围绕金属表面的环形沟槽。
在示例18中，示例16或17的主题可以可选地进一步包括：沟槽的底部设置在与金属层的上表面相同的高度位置或比金属层的上表面更低的高度位置。
在示例19中，示例16至18中任一个的主题可以可选地进一步包括：金属层的上表面与包封物的上表面之间的差在100nm至5μm的范围内。
在示例20中，示例18或19的主题可以可选地进一步包括：金属层是引线框架和夹中一个或多个的一部分。
示例21是一种用于制作半导体裸片封装体的方法，其包括：提供半导体裸片；在半导体裸片上方设置金属层；将包封物沉积在金属层上，所述包封物包括包封材料；以及提供激光束并在包封物的主表面的表面区域之上扫掠激光束，其中，扫掠激光束包括去除包封物的包封材料，从而暴露金属层。
在示例22中，示例21的主题可以可选地进一步包括：在扫掠激光束之前将掩模沉积在表面区域内的包封物上。
在示例23中，示例21或22的主题可以可选地进一步包括：将热界面材料层设置在暴露的金属层上。
在示例24中，示例23的主题可以可选地进一步包括：将散热器设置在热界面材料层上。
示例25是一种半导体芯片封装体，其包括：半导体裸片、设置在半导体裸片上方的金属层以及被设置成包埋半导体裸片并围绕金属层的包封物，其中，金属层的主表面暴露于外部并且与包封物的主表面不共面。
在示例26中，示例25的主题可以可选地进一步包括：设置在金属层的暴露的主表面上的热界面材料层。
在示例27中，示例26的主题可以可选地进一步包括：设置在热界面材料层上的散热器。
另外，虽然可能已经针对几个实施方式中的仅一个实施方式公开了本公开的实施例的特定特征或方面，但是这种特征或方面可以与对于任何给定的或特定的应用可能是期望的和有利的其它实施方式的一个或多个其它特征或方面组合。此外，就在说明书或权利要求书中使用的术语“包含”、“具有”、“带有”或它们的其它变体而言，这些术语旨在以类似于术语“包括”的方式是包含式。此外，应当理解，本公开的各个实施例可以以分立电路、部分集成电路或完全集成电路或编程措施来实现。而且，术语“示例性”仅意味着示例，而不是最佳或最优。还应理解，为了简单和易于理解的目的，以相对于彼此的特定尺寸示出了本文所描绘的特征和/或元件，但实际尺寸可能与本文所示出的明显不同。
尽管这里已经示出和描述了特定实施例，但是本领域普通技术人员可以理解，在不脱离本公开的范围的情况下，各种替代和/或等同实施方式可以替代所示出和描述的特定实施例。本申请旨在覆盖本文讨论的特定实施例的任何改型或变型。因此，本公开意欲仅由权利要求书及其等同替换限制。

Claims (27)

1.一种用于制作电子装置的方法，包括：
提供包括包封材料的包封物；
提供第一激光束并通过借助于第一激光束去除包封材料而在包封物的主表面中形成沟槽；
沿着沟槽的边缘上方的部分形成掩模；和
提供第二激光束并在包封物的所述主表面的表面区域之上扫掠第二激光束，其中，所述表面区域至少覆盖由沟槽在空间上限界的区域。
2.根据权利要求1所述的方法，其中
所述包封材料包括嵌入包封材料中的可激光激活的材料、特别是激光直接结构化添加剂；和
扫掠第二激光束包括激活所述可激光激活的材料。
3.根据权利要求1所述的方法，其中，所述方法还包括：
提供金属层；和
提供所述包封物而使得包封物覆盖所述金属层；其中
扫掠第二激光束包括去除包封物的包封材料并暴露所述金属层。
4.根据权利要求1至3中任一项所述的方法，其中
第一激光束是作为光点施加到表面上的脉冲激光束，其中，第一激光束沿着待形成的沟槽进行扫描，使得相继的激光脉冲的光点在包封物的所述主表面上空间上重叠。
5.根据权利要求4所述的方法，其中
第一激光束具有皮秒范围内的脉冲持续时间。
6.根据前述权利要求中任一项所述的方法，其中，
第二激光束是作为线施加到表面上的脉冲激光束，其中，第二激光束在所述表面区域之上进行扫描，使得相继的激光脉冲的线在包封物的所述主表面上空间上重叠。
7.根据权利要求2、4至6中任一项所述的方法，其中，所述激光直接结构化添加剂包括铜铬氧化物。
8.根据前述权利要求中任一项所述的方法，其中
所述掩模由耐受第二激光束的照射的材料、特别是金属材料形成。
9.根据前述权利要求中任一项所述的方法，其中，所述沟槽被形成为具有在10μm到100μm的范围内的深度。
10.根据权利要求3至9中任一项所述的方法，其中，所述沟槽围绕所述金属层并且至少向下形成到所述金属层的边缘。
11.一种半导体芯片封装体，包括：
包封物，包括：
形成在所述包封物的主表面中的沟槽；
所述包封物的位于所述沟槽的一侧的第一表面区域；以及
所述包封物的位于所述沟槽的另一侧的第二表面区域，
其中，第一和第二表面区域具有不同的表面粗糙度。
12.根据权利要求11所述的半导体芯片封装体，其中
第一表面区域包括通过激光激活激光直接结构化添加剂、特别是铜铬氧化物而产生的导电颗粒，其中，第一表面区域与第二表面区域相比具有更高的表面粗糙度。
13.根据权利要求11或12所述的半导体芯片封装体，其中，所述半导体芯片封装体还包括：
设置在第一表面区域上并且特别是通过电镀制作的金属层。
14.根据权利要求11至13中任一项所述的半导体芯片封装体，其中
所述沟槽是围绕第一表面区域的环形沟槽。
15.根据权利要求11至14中任一项所述的半导体芯片封装体，其中，所述半导体芯片封装体还包括：
半导体晶体管芯片，其包括两个或更多个电极层，所述两个或更多个电极层相应地设置在两个或更多个第一表面区域上，并且特别地通过电镀制作。
16.一种半导体芯片封装体，包括：
包封物，所述包封物包括形成在所述包封物的主表面中的沟槽，其中，所述沟槽在空间上限界出所述包封物被去除并由此暴露出之下的金属层的上表面的区域。
17.根据权利要求16所述的半导体芯片封装体，其中
所述沟槽是围绕金属表面的环形沟槽。
18.根据权利要求16或17所述的半导体芯片封装体，其中
所述沟槽的底部设置在与所述金属层的上表面相同的高度位置或比所述金属层的上表面低的高度位置。
19.根据权利要求16至18中任一项所述的半导体芯片封装体，其中
所述金属层的上表面与所述包封物的上表面之间的差在100nm至5μm的范围内。
20.根据权利要求18或19所述的半导体芯片封装体，其中
所述金属层是引线框架或夹中的一个或多个的一部分。
21.一种用于制作半导体裸片封装体的方法，包括：
提供半导体裸片；
在半导体裸片上方设置金属层；
将包封物沉积到金属层上，所述包封物包括包封材料；和
提供激光束并在所述包封物的主表面的表面区域之上扫掠激光束，其中
扫掠激光束包括去除包封物的包封材料，从而暴露金属层。
22.根据权利要求21所述的方法，其中，所述方法包括：
在扫掠激光束之前将掩模沉积在所述表面区域内的包封物上。
23.根据权利要求21或22所述的方法，其中，所述方法包括：
将热界面材料层设置在暴露的金属层上。
24.根据权利要求23所述的方法，其中，所述方法包括：
将散热器设置在热界面材料层上。
25.一种半导体芯片封装体，包括：
半导体裸片；
设置在半导体裸片上方的金属层；
包封物，其被设置为包埋所述半导体裸片并围绕所述金属层，其中，所述金属层的主表面暴露于外部并且与包封物的主表面不共面。
26.根据权利要求25所述的半导体芯片封装体，其中，所述半导体芯片封装体还包括：
设置在金属层的暴露的主表面上的热界面材料层。
27.根据权利要求26所述的半导体芯片封装体，其中，所述半导体芯片封装体还包括：
设置在热界面材料层上的散热器。
CN202010822650.XA 2019-08-16 2020-08-14 半导体芯片封装体的包封物的双步激光处理 Pending CN112397402A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE102019122069 2019-08-16
DE102019122069.6 2019-08-16
DE102019130898.4 2019-11-15
DE102019130898.4A DE102019130898A1 (de) 2019-08-16 2019-11-15 Zweistufige laserbearbeitung eines verkapselungsmittels eines halbleiterchipgehäuses

Publications (1)

Publication Number Publication Date
CN112397402A true CN112397402A (zh) 2021-02-23

Family

ID=74239819

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010822650.XA Pending CN112397402A (zh) 2019-08-16 2020-08-14 半导体芯片封装体的包封物的双步激光处理

Country Status (3)

Country Link
US (1) US11791169B2 (zh)
CN (1) CN112397402A (zh)
DE (1) DE102019130898A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230096678A1 (en) * 2021-09-27 2023-03-30 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor package

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202100014198A1 (it) * 2021-05-31 2022-12-01 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126733A (ja) 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
US6413839B1 (en) 1998-10-23 2002-07-02 Emcore Corporation Semiconductor device separation using a patterned laser projection
US7105048B2 (en) 2001-11-30 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
SG120879A1 (en) * 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
CN105583526B (zh) * 2008-03-21 2018-08-17 Imra美国公司 基于激光的材料加工方法和系统
DE102011007537A1 (de) * 2011-04-15 2012-10-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. In einem Kunststoffkörper eingebettetes Funktionselement und Verfahren zur elektrischen Kontaktierung eines in einem Kunststoffkörper eingebetteten Funktionselements
US9059108B2 (en) * 2012-02-28 2015-06-16 Stats Chippac Ltd. Integrated circuit packaging system with interconnects
US8900929B2 (en) * 2012-03-21 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method for forming openings and trenches in insulating layer by first LDA and second LDA for RDL formation
US10049964B2 (en) * 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9142530B2 (en) * 2013-03-21 2015-09-22 Stats Chippac Ltd. Coreless integrated circuit packaging system and method of manufacture thereof
CN104070289B (zh) 2013-03-27 2016-03-30 梅照付 一种在白银表面增强扫描识别率的激光打标方法
KR20150009123A (ko) * 2013-07-15 2015-01-26 삼성전자주식회사 레이저를 이용하여 반도체를 가공하는 장치
JP5550159B1 (ja) * 2013-09-12 2014-07-16 太陽誘電株式会社 回路モジュール及びその製造方法
DE102013220880B4 (de) * 2013-10-15 2016-08-18 Infineon Technologies Ag Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
GB2520945A (en) 2013-12-03 2015-06-10 Spi Lasers Uk Ltd Method for laser marking an anodized metal surface with a desired colour
US9330994B2 (en) * 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
JP6031059B2 (ja) * 2014-03-31 2016-11-24 信越化学工業株式会社 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
WO2017170172A1 (ja) 2016-03-29 2017-10-05 株式会社ブイ・テクノロジー 成膜マスク、その製造方法及び成膜マスクのリペア方法
EP3336619A1 (fr) * 2016-12-15 2018-06-20 The Swatch Group Research and Development Ltd Procede de realisation d'un bracelet intelligent muni d'un insert a composants electroniques
IT201700055983A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per produrre dispositivi a semiconduttore, dispositivo a semiconduttore e circuito corrispondenti
US10818578B2 (en) * 2017-10-12 2020-10-27 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230096678A1 (en) * 2021-09-27 2023-03-30 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor package
US11854893B2 (en) * 2021-09-27 2023-12-26 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor package

Also Published As

Publication number Publication date
DE102019130898A1 (de) 2021-02-18
US20210050227A1 (en) 2021-02-18
US11791169B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
US20220028769A1 (en) Method of manufacturing semiconductor devices and corresponding semiconductor device
CN100409443C (zh) 含侧向电气连接的半导体管芯的半导体管芯封装
JP4343158B2 (ja) 半導体デバイスのパッケージ製造方法
CN100474539C (zh) 晶片级涂覆的铜柱状凸起
CN101834166B (zh) 具有支架触点以及管芯附垫的无引脚集成电路封装
US8377751B2 (en) Method for manufacturing semiconductor device
CN102044451B (zh) 半导体器件的制造方法和电子器件的制造方法
US6787392B2 (en) Structure and method of direct chip attach
TWI394254B (zh) 具窗口陣列之上顯露式夾片
EP2613352A2 (en) Discrete power transistor package having solderless dbc to leadframe attach
CN112397402A (zh) 半导体芯片封装体的包封物的双步激光处理
TW201008478A (en) Semiconductor device packages with electromagnetic interference shielding and forming method thereof
JP3150926B2 (ja) 集積回路パッケージのリードフレーム及びその製造方法
CN101443895B (zh) 具有金属化源极、栅极与漏极接触区域的半导体芯片的封装
KR102139034B1 (ko) 수지 봉지형 반도체 장치의 제조 방법 및 리드 프레임
CN108604579B (zh) 电子装置及其制造方法
WO2018173511A1 (ja) 半導体装置
US10937744B2 (en) Semiconductor packages including roughening features
US20230282608A1 (en) Semiconductor die package
CN111009499A (zh) 半导体器件和形成半导体器件的方法
JP2009152408A (ja) 半導体装置およびその製造方法
WO2015079834A1 (ja) 半導体装置
JP5381401B2 (ja) 半導体装置およびその製造方法
CN100555618C (zh) 包括安装结构的半导体芯片封装及其电子组件和附着方法
US20220045031A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination