CN112397008A - Goa电路及显示面板 - Google Patents

Abstract

本申请提供一种GOA电路及显示面板，该GOA电路采用LTPO技术，将上拉控制模块和上拉模块中的薄膜晶体管仍然采用氧化物薄膜晶体管，以保持GOA电路的低功耗的同时，基于低温多晶硅薄膜晶体管比氧化物薄膜晶体管的性能稳定的因素，将节点控制模块、第一下拉模块和第二下拉模块中长期受到应力影响的薄膜晶体管采用低温多晶硅薄膜晶体管，以减少GOA电路的节点控制模块和下拉模块中的薄膜晶体管的阈值电压发生的负漂现象，另外也不需要设置相应的薄膜晶体管以尽量减小第一下拉模块和第二下拉模块中的薄膜晶体管的阈值电压发生负漂的现象，从而减少GOA电路所需的薄膜晶体管数量，简化了GOA电路的结构，有利于实现窄边框的显示面板。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，尤其涉及一种GOA电路及显示面板。

背景技术

GOA(Gate Driver On Array)技术是将显示面板的栅极驱动电路集成在玻璃基板上，形成对显示面板的扫描驱动，GOA电路由于能减少工序、降低成本，因此被广泛应用于显示面板的栅极驱动电路。

与非晶硅(a-Si)薄膜晶体管相比，氧化铟镓锌(IGZO)薄膜晶体管具有迁移率高、功耗低的特点，可以减少GOA电路的复杂程度，有利于窄边框显示面板的制作，因此被广泛应用于GOA电路中。

然而，由于GOA电路在下拉维持阶段需要长期保持下拉状态，而IGZO薄膜晶体管的阈值电压容易为负值，因此采用IGZO薄膜晶体管的GOA电路的下拉模块中长期受到应力影响的薄膜晶体管容易产生阈值电压负偏现象，影响GOA电路的稳定性。同时，为了避免上述现象，目前采用IGZO薄膜晶体管的GOA电路还需要设置多个相应的薄膜晶体管，以减少GOA电路的下拉模块中的薄膜晶体管的阈值电压发生负漂的现象，导致GOA电路复杂，不利于实现窄边框的显示面板。

因此，有必要提出一种稳定性较高的GOA电路，以解决采用IGZO薄膜晶体管的GOA电路中由于下拉模块中的薄膜晶体管的阈值电压发生负漂，导致GOA电路不稳定的问题。

发明内容

为了提高GOA电路输出的栅极信号的电位，本申请提供一种GOA电路，该GOA电路包括：N个级联的GOA单元，N为正整数，每一级所述GOA单元包括每一级所述GOA单元包括上拉控制模块、上拉模块、节点控制模块、第一下拉模块和第二下拉模块。

所述上拉控制模块的控制端接入第一时钟信号，所述上拉控制模块的输入端接入第N-1级扫描信号，所述上拉控制模块的输出端连接第一节点。

所述上拉模块的控制端连接所述第一节点，所述上拉模块的输入端接入第二时钟信号，所述上拉模块的输出端连接第N级扫描信号输出端。

所述节点控制模块的控制端连接所述第一节点，所述节点控制模块的输入端接入恒压低电位，所述节点控制模块的输出端连接所述第二节点。

所述第一下拉模块包括CMOS传输门，所述CMOS传输门的第一控制端接入第N+1级扫描信号，所述CMOS传输门的第二控制端连接第二节点，所述CMOS传输门的输入端接入所述恒压低电位，所述CMOS传输门的输出端连接所述第一节点。

所述第二下拉模块的控制端连接所述第二节点，所述第二下拉模块的输入端连接所述恒压低电位，所述第二下拉模块的输出端连接所述第N级扫描信号输出端。

其中，所述上拉控制模块中的薄膜晶体管、所述上拉模块中的薄膜晶体管和所述CMOS传输门中的N型薄膜晶体管均为氧化物薄膜晶体管，所述节点控制模块中的薄膜晶体管、所述CMOS传输门中的P型薄膜晶体管和所述第二下拉模块中的薄膜晶体管均为低温多晶硅薄膜晶体管。

在一些实施例中，所述GOA单元还包括自举电容，所述自举电容的第一端连接所述第一节点，所述自举电容的第二端连接所述第N级扫描信号输出端。

在一些实施例中，所述上拉控制模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极连接所述第一时钟信号，所述第一薄膜晶体管的源极接入所述第N-1级扫描信号，第一薄膜晶体管的漏极连接所述第一节点。

在一些实施例中，所述上拉模块包括第二薄膜晶体管，所述第二薄膜晶体管的栅极连接所述第一节点，所述第二薄膜晶体管的源极接入所述第二时钟信号，所述第二薄膜晶体管的漏极连接第N级扫描信号输出端。

在一些实施例中，所述CMOS传输门包括第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶体管的栅极接入所述第N+1级扫描信号输入端，所述第四薄膜晶体管的栅极连接所述第二节点，所述第三薄膜晶体管的源极和所述第四薄膜晶体管的源极均连接所述第一节点，所述第三薄膜晶体管的漏极和所述第四薄膜晶体管的漏极接入所述恒压低电位。

在一些实施例中，所述第二下拉模块包括第五薄膜晶体管，所述第五薄膜晶体管的栅极连接所述第二节点，所述第五薄膜晶体管的源极接入所述恒压低电位，所述第五薄膜晶体管的漏极连接所述第N级扫描信号输出端。

在一些实施例中，所述节点控制模块包括第六薄膜晶体管，所述第六薄膜晶体管的栅极连接所述第一节点，所述第六薄膜晶体管的源极接入所述恒压低电位，所述第六薄膜晶体管的漏极连接所述第二节点。

在一些实施例中，所述GOA单元还包括稳压模块，所述稳压模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极连接所述第一节点，所述第七薄膜晶体管的源极接入所述恒压低电位，所述第七薄膜晶体管的漏极连接所述第二节点。

在一些实施例中，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第七薄膜晶体管为氧化物薄膜晶体管，所述第四薄膜晶体管、所述第五薄膜晶体管和所述第六薄膜晶体管为低温多晶硅薄膜晶体管。

在一些实施例中，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第七薄膜晶体管为N型薄膜晶体管，所述第四薄膜晶体管、所述第五薄膜晶体管和所述第六薄膜晶体管为P型薄膜晶体管。

另一方面，本申请还提供一种显示面板，该显示面板包括如上所述的GOA电路。

本申请提供的GOA电路及显示面板中，该GOA电路采用LTPO技术，将上拉控制模块和上拉模块中的薄膜晶体管仍然采用氧化物薄膜晶体管，以保持GOA电路的低功耗的同时，基于低温多晶硅薄膜晶体管比氧化物薄膜晶体管的性能稳定的因素，将节点控制模块、第一下拉模块和第二下拉模块中长期受到应力影响的薄膜晶体管采用低温多晶硅薄膜晶体管，以尽量减少GOA电路的节点控制模块和下拉模块中的薄膜晶体管的阈值电压发生负漂的现象，另外，也不需要设置相应的薄膜晶体管以减小第一下拉模块和第二下拉模块中的薄膜晶体管的阈值电压发生负漂的现象，从而减少GOA电路所需的薄膜晶体管数量，简化了GOA电路的结构，有利于实现窄边框的显示面板。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为本申请实施例提供的GOA电路的第一种结构示意图。

图2为本申请实施例提供的GOA电路的第二种结构示意图。

图3为本申请实施例提供的GOA电路的时序示意图。

图4为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例为区分薄膜晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于薄膜晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按附图中的形态规定薄膜晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请所有实施例为的薄膜晶体管可以包括P型和/或N型晶体管两种，其中，P型薄膜晶体管在栅极为低电位时打开，在栅极为高电位时关闭；N型薄膜晶体管在栅极为高电位时打开，在栅极为低电位时关闭。

为了提高采用IGZO薄膜晶体管的GOA电路的下拉模块中的薄膜晶体管的稳定性，本申请实施例提供一种GOA电路，图1为本申请实施例提供的GOA电路的第一种结构示意图，如图1所示，该GOA电路包括N个级联的GOA单元，N为正整数，每一级GOA单元包括第N级GOA单元包括上拉控制模块100、上拉模块200、节点控制模块500、第一下拉模块300和第二下拉模块400。

上拉控制模块100的控制端接入第一时钟信号CK1，上拉控制模块100的输入端接入第N-1级扫描信号G(N-1)，上拉控制模块100的输出端连接第一节点Q。

上拉模块200的控制端连接第一节点Q，上拉模块200的输入端接入第二时钟信号CK2，上拉模块200的输出端连接第N级扫描信号输出端G(N)。

节点控制模块500的控制端连接第一节点Q，节点控制模块500的输入端接入恒压低电位VSS，节点控制模块500的输出端连接第二节点P。

第一下拉模块300包括CMOS传输门，CMOS传输门的第一控制端接入第N+1级扫描信号G(N+1)，CMOS传输门的第二控制端连接第二节点P，CMOS传输门的输入端接入恒压低电位VSS，CMOS传输门的输出端连接第一节点Q。

第二下拉模块400的控制端连接第二节点P，第二下拉模块400的输入端连接恒压低电位VSS，第二下拉模块400的输出端连接第N级扫描信号输出端G(N)。

其中，上拉控制模块100中的薄膜晶体管、上拉模块200中的薄膜晶体管和第一下拉模块300的CMOS传输门中的N型薄膜晶体管均为氧化物薄膜晶体管，节点控制模块500中的薄膜晶体管、第一下拉模块300的CMOS传输门中的P型薄膜晶体管和第二下拉模块400中的薄膜晶体管均为低温多晶硅薄膜晶体管。

需要说明的是，低温多晶氧化物(LTPO)显示技术由于结合了低温多晶硅(LTPS)薄膜晶体管和氧化物(IGZO)薄膜晶体管，因此可以使显示面板同时具有强驱动能力和低功率消耗的特点。其中，低温多晶硅薄膜晶体管的性能比氧化物薄膜晶体管的性能更加稳定，因此在受到长期应力影响时，氧化物薄膜晶体管较之低温多晶硅薄膜晶体管的阈值电压更易发生负向漂移。

本申请实施例提供的GOA电路，将LTPO技术应用于现有的采用IGZO薄膜晶体管的GOA电路中，将采用IGZO薄膜晶体管的GOA电路中的节点控制模块、第一下拉模块300和第二下拉模块400中的IGZO薄膜晶体管替换为LTPS薄膜晶体管，从而提高了下拉模块的稳定性，同时可以节省为了减少GOA电路的下拉模块中的薄膜晶体管发生阈值电压负漂而设置的多个相应的薄膜晶体管，从而减少GOA电路中薄膜晶体管的数量，简化GOA电路，有利于实现窄边框的显示面板。

图2为本申请实施例提供的GOA电路的第二种结构示意图，如图2所示，进一步地，每一级GOA单元还包括自举电容C，自举电容C的第一端连接第一节点Q，自举电容C的第二端连接第N级扫描信号输出端G(N)。自举电容C在预充电阶段进行充电，在输出阶段能用于第二次上拉第一节点Q的电位，有利于第N级扫描信号G(N)的输出。

如图2所示，上拉控制模块100包括第一薄膜晶体管T1，第一薄膜晶体管T1的栅极连接第一时钟信号CK1，第一薄膜晶体管T1的源极接入第N-1级扫描信号G(N-1)，第一薄膜晶体管T1的漏极连接第一节点Q。

如图1或图2所示，上拉模块200包括第二薄膜晶体管T2，第二薄膜晶体管T2的栅极连接第一节点Q，第二薄膜晶体管T2的源极接入第二时钟信号CK2，第二薄膜晶体管T2的漏极连接第N级扫描信号输出端G(N)。

如图1或图2所示，第一下拉模块300的CMOS传输门包括第三薄膜晶体管T3和第四薄膜晶体管T4，第三薄膜晶体管T3的栅极接入第N+1级扫描信号G(N+1)输入端，第四薄膜晶体管T4的栅极连接第二节点P，第三薄膜晶体管T3的源极和第四薄膜晶体管T4的源极均连接第一节点Q，第三薄膜晶体管T3的漏极和第四薄膜晶体管T4的漏极接入恒压低电位VSS。

如图1或图2所示，第二下拉模块400包括第五薄膜晶体管T5，第五薄膜晶体管T5的栅极连接第二节点P，第五薄膜晶体管T5的源极接入恒压低电位VSS，第五薄膜晶体管T5的漏极连接第N级扫描信号输出端G(N)。

如图1或图2所示，节点控制模块500包括第六薄膜晶体管T6，第六薄膜晶体管T6的栅极连接第一节点Q，第六薄膜晶体管T6的源极接入恒压低电位VSS，第六薄膜晶体管T6的漏极连接第二节点P。

如图2所示，进一步地，GOA单元还包括稳压模块600，稳压模块600包括第七薄膜晶体管T7，第七薄膜晶体管T7的栅极连接第一节点Q，第七薄膜晶体管T7的源极接入恒压高电位VDD，第七薄膜晶体管T7的漏极连接第二节点P。稳压模块600的第七薄膜晶体管T7用于通过恒压高电位VDD使第二节点P的电位能保持为较高电位，防止第一节点Q的电位异常时，节点控制模块500的第六薄膜晶体管T6不能打开，而使得第二节点P不能顺利被下拉至恒压低电位VSS，导致第一下拉模块300和第二下拉模块400失效。

基于上述实施例，该GOA电路采用LTPO技术，每一级GOA单元中的第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第七薄膜晶体管T7为氧化物(IGZO)薄膜晶体管，第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6为低温多晶硅(LTPS)薄膜晶体管，使得节点控制模块500、第一下拉模块300和第二下拉模块400中的薄膜晶体管由于采用低温多晶硅薄膜晶体管而能够减少受到长期应力影响时阈值电压的负漂效应，同时，上拉控制模块100和上拉模块200中的薄膜晶体管采用氧化物薄膜晶体管，能保持GOA电路的低功耗，并且，由于第一下拉模块300和第二下拉模块400中的薄膜晶体管的负漂效应减少，因此也不需要设置相应的薄膜晶体管来减小第一下拉模块300和第二下拉模块400中的薄膜晶体管的阈值电压发生负漂的现象，从而减少了GOA电路所需的薄膜晶体管数量，简化了GOA电路的结构，有利于实现窄边框的显示面板。

需要说明的是，IGZO薄膜晶体管一般只能做成N型薄膜晶体管，LTPS薄膜晶体管可以做成N型薄膜晶体管或P型薄膜晶体管，且P型薄膜晶体管比N型薄膜晶体管尺寸更小且更易于进行阈值补偿。

基于此，图3为本申请实施例提供的GOA电路的时序示意图，结合图2和图3所示，该GOA电路设计为CMOS GOA电路，以GOA单元中的第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第七薄膜晶体管T7为N型薄膜晶体管，第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6为P型薄膜晶体管为例，该GOA电路的工作过程包括预充电阶段t1、输出阶段t2、下拉阶段t3和下拉维持阶段t4，以下对该GOA电路的工作过程进行详细说明。

在预充电阶段t1，第二时钟信号CK2和第N+1级扫描信号G(N+1)为低电位，第一时钟信号CK1和第N-1级扫描信号G(N-1)为高电位，此时，第一薄膜晶体管T1打开，第三薄膜晶体管T3关闭，第N-1级扫描信号G(N-1)将第一节点Q的电位上拉，从而使第七薄膜晶体管T7和第二薄膜晶体管T2打开且自举电容C进行充电，第一节点Q使第六薄膜晶体管T6关闭，第七薄膜晶体管T7使第二节点P的电位为恒压高电位VDD，从而使第四薄膜晶体管T4和第五薄膜晶体管T5关闭。

在输出阶段t2，第一时钟信号CK1、第N-1级扫描信号G(N-1)和第N+1级扫描信号G(N+1)为低电位，第二时钟信号CK2为高电位，此时，自举电容C二次上拉第一节点Q的电位，使第二薄膜晶体管T2打开，第N级扫描信号G(N)输出，同时，第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6仍保持关闭状态。

在下拉阶段t3，第一时钟信号CK1、第二时钟信号CK2和第N-1级扫描信号G(N-1)为低电位，第N+1级扫描信号G(N+1)为高电位，此时，第三薄膜晶体管T3打开，将第一节点Q的电位下拉，使第七薄膜晶体管T7关闭和第六薄膜晶体管T6打开，从而使第二节点P的电位为恒压低电位VSS，第四薄膜晶体管T4和第五薄膜晶体管T5打开，将第N级扫描信号G(N)下拉。

在下拉维持阶段t4，第二时钟信号CK2、第N-1级扫描信号G(N-1)和第N+1级扫描信号G(N+1)为低电位，第一时钟信号CK1为高电位，此时，第一薄膜晶体管T1打开，第N-1级扫描信号G(N-1)使第一节点Q保持低电位，从而使第六薄膜晶体管T6保持打开状态，第二节点P保持低电位，第四薄膜晶体管T4和第五薄膜晶体管T5保持打开状态，使第一节点Q和第N级扫描信号G(N)保持低电位。

由此可知，在下拉维持阶段t4，节点控制模块500的第六薄膜晶体管T6，第一下拉模块300的第四薄膜晶体管T4和第二下拉模块400的第五薄膜晶体管T5需要长期开启以使得第一节点Q和第N级扫描信号G(N)保持下拉状态，第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6会长期受到应力作用，而将第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6采用LTPS薄膜晶体管，比采用IGZO薄膜晶体管的性能更加稳定，减小了节点控制模块500、第一下拉模块300和第二下拉模块400中的薄膜晶体管的阈值电压发生负漂的现象，同时也不需要设置相应的薄膜晶体管以减小第一下拉模块300和第二下拉模块400中的薄膜晶体管的阈值电压发生负漂的现象，GOA电路所需的薄膜晶体管数量大大减少，简化了GOA电路，并且，第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6采用P型薄膜晶体管，能比采用N型薄膜晶体管更进一步减小了GOA电路的尺寸，这些都有利于实现窄边框的显示面板。

图4为本申请实施例提供的显示面板的结构示意图，如图4所示，基于同一发明构思，本申请实施例还提供一种显示面板1，该显示面板1包括如上所述的GOA电路2，显示面板1与GOA电路2具有相同的结构和有益效果，由于上述各实施例已经对GOA电路2进行了详细的描述，此处不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (11)

1.一种GOA电路，其特征在于，包括N个级联的GOA单元，N为正整数，每一级所述GOA单元包括上拉控制模块、上拉模块、节点控制模块、第一下拉模块和第二下拉模块；

所述上拉控制模块的控制端接入第一时钟信号，所述上拉控制模块的输入端接入第N-1级扫描信号，所述上拉控制模块的输出端连接第一节点；

所述上拉模块的控制端连接所述第一节点，所述上拉模块的输入端接入第二时钟信号，所述上拉模块的输出端连接第N级扫描信号输出端；

所述节点控制模块的控制端连接所述第一节点，所述节点控制模块的输入端接入恒压低电位，所述节点控制模块的输出端连接第二节点；

所述第一下拉模块包括CMOS传输门，所述CMOS传输门的第一控制端接入第N+1级扫描信号，所述CMOS传输门的第二控制端连接第二节点，所述CMOS传输门的输入端接入所述恒压低电位，所述CMOS传输门的输出端连接所述第一节点；

所述第二下拉模块的控制端连接所述第二节点，所述第二下拉模块的输入端连接所述恒压低电位，所述第二下拉模块的输出端连接所述第N级扫描信号输出端；

其中，所述上拉控制模块中的薄膜晶体管、所述上拉模块中的薄膜晶体管和所述CMOS传输门中的N型薄膜晶体管均为氧化物薄膜晶体管，所述节点控制模块中的薄膜晶体管、所述CMOS传输门中的P型薄膜晶体管和所述第二下拉模块中的薄膜晶体管均为低温多晶硅薄膜晶体管。

2.如权利要求1所述的GOA电路，其特征在于，所述GOA单元还包括自举电容，所述自举电容的第一端连接所述第一节点，所述自举电容的第二端连接所述第N级扫描信号输出端。

3.如权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极连接所述第一时钟信号，所述第一薄膜晶体管的源极接入所述第N-1级扫描信号，第一薄膜晶体管的漏极连接所述第一节点。

4.如权利要求3所述的GOA电路，其特征在于，所述上拉模块包括第二薄膜晶体管，所述第二薄膜晶体管的栅极连接所述第一节点，所述第二薄膜晶体管的源极接入所述第二时钟信号，所述第二薄膜晶体管的漏极连接第N级扫描信号输出端。

5.如权利要求4所述的GOA电路，其特征在于，所述CMOS传输门包括第三薄膜晶体管和第四薄膜晶体管，所述第三薄膜晶体管的栅极接入所述第N+1级扫描信号输入端，所述第四薄膜晶体管的栅极连接所述第二节点，所述第三薄膜晶体管的源极和所述第四薄膜晶体管的源极均连接所述第一节点，所述第三薄膜晶体管的漏极和所述第四薄膜晶体管的漏极接入所述恒压低电位。

6.如权利要求5所述的GOA电路，其特征在于，所述第二下拉模块包括第五薄膜晶体管，所述第五薄膜晶体管的栅极连接所述第二节点，所述第五薄膜晶体管的源极接入所述恒压低电位，所述第五薄膜晶体管的漏极连接所述第N级扫描信号输出端。

7.如权利要求6所述的GOA电路，其特征在于，所述节点控制模块包括第六薄膜晶体管，所述第六薄膜晶体管的栅极连接所述第一节点，所述第六薄膜晶体管的源极接入所述恒压低电位，所述第六薄膜晶体管的漏极连接所述第二节点。

8.如权利要求7所述的GOA电路，其特征在于，所述GOA单元还包括稳压模块，所述稳压模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极连接所述第一节点，所述第七薄膜晶体管的源极接入所述恒压低电位，所述第七薄膜晶体管的漏极连接所述第二节点。

9.如权利要求8所述的GOA电路，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第七薄膜晶体管为氧化物薄膜晶体管，所述第四薄膜晶体管、所述第五薄膜晶体管和所述第六薄膜晶体管为低温多晶硅薄膜晶体管。

10.如权利要求9所述的GOA电路，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第七薄膜晶体管为N型薄膜晶体管，所述第四薄膜晶体管、所述第五薄膜晶体管和所述第六薄膜晶体管为P型薄膜晶体管。

11.一种显示面板，其特征在于，包括如权利要求1～10任一项所述的GOA电路。

Images