CN112382681A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法,所述方法包括:提供半导体衬底,所述半导体衬底内包含成对的P型掺杂区以及N型掺杂区,所述P型掺杂区以及N型掺杂区相互隔离;形成多个本征Ge结构,所述本征Ge结构位于各对P型掺杂区以及N型掺杂区之间的半导体衬底的表面;自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞,其中,每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,且自所述半导体衬底与所述本征Ge结构之间的界面起,所述孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度;形成填充所述孔洞的介质层。本发明可以减少Si上外延生长Ge结构的界面缺陷。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种半导体器件及其形成方法。
背景技术
在光纤通信系统中,光电探测器是必不可少的关键器件。短距离及高密度光纤通信系统、数据传输系统常采用Si作为光电二极管(Photo Diode,PD)的材料对光线进行吸收。
短波红外是指波长在1~2.5um之间的红外波段,所有的物体都能够反射环境中普遍存在的短波红外辐射。相较可见光成像而言,采用短波红外成像具有以下几方面优势:1、具有微光夜视功能;2、穿透烟、雨、雾、霾能力强,能更好的分辨细节;3、穿透生物体较深,能够进行医疗诊断;4、能通过材料的吸收峰值判断矿藏及材料分选。此外光纤通信中通常采用短波红外进行信息传输,因此性能优异的短波红外探测器具有广泛的应用价值。
然而,在现有的光电探测器结构中,如果采用Si作为光电二极管,导致对红外吸收的量子效率低下,特别是对于1um以上的波段几乎没有吸收。
锗(Ge)材料由于其具有比Si材料更高的电子和空穴迁移率,与硅工艺兼容等优点,成为研究的热点。另外,Ge的带隙宽度小于Si,吸收截止波长能达到1.6um,室温下为0.67eV,对短波红外的吸收效率明显高于Si,在近红外波段的有较高的响应性。因此在现有的一种研究方向中,在Si衬底上采用Ge作为PD,一方面可吸收短波红外,另一方面可依托于Si集成电路的优势进行生产制造。
然而,在现有技术中,存在Si和Ge的晶格失配引起的失配位错,影响Ge光电器件的性能。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法,可以减少Si上外延生长Ge结构的界面缺陷,从而降低暗电流产生的影响,提高光电二极管的性能。
为解决上述技术问题,本发明实施例提供一种半导体器件的形成方法,包括:提供半导体衬底,所述半导体衬底内包含成对的P型掺杂区以及N型掺杂区,所述P型掺杂区以及N型掺杂区相互隔离;形成多个本征Ge结构,所述本征Ge结构位于各对P型掺杂区以及N型掺杂区之间的半导体衬底的表面;自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞,其中,每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,且自所述半导体衬底与所述本征Ge结构之间的界面起,所述孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度;形成填充所述孔洞的介质层。
可选的,形成多个本征Ge结构包括:在所述半导体衬底的表面形成氧化层;对所述氧化层进行刻蚀,以在各对P型掺杂区以及N型掺杂区之间形成沟槽,所述沟槽暴露出所述半导体衬底的表面;在所述沟槽内,外延生长本征Ge材料,以形成所述本征Ge结构。
可选的,在自所述半导体衬底的背面进行刻蚀之前,所述的半导体器件的形成方法还包括:自所述半导体衬底的背面,对所述半导体衬底进行减薄。
可选的,形成填充所述孔洞的介质层包括:形成覆盖所述孔洞的底部表面与侧壁的介质薄膜;在所述介质薄膜的表面形成填充介质层,所述填充介质层填充所述孔洞,且所述填充介质层的表面超出所述半导体衬底的表面。
可选的,所述介质薄膜选自:氧化层薄膜和钝化层薄膜的堆叠层、氧化层薄膜、钝化层薄膜。
可选的,所述氧化层薄膜满足以下一项或多项:所述氧化层薄膜的材料为SiO2;所述氧化层薄膜的形成工艺的温度低于预设温度;所述氧化层薄膜的厚度为1.5nm至6nm。
可选的,所述氧化层薄膜的形成工艺为DPO工艺或ALD工艺。
可选的,所述钝化层薄膜满足以下一项或多项:所述钝化层薄膜的材料为介电常数大于预设介电常数阈值的介质材料;所述钝化层薄膜的厚度为5nm至200nm。
可选的,所述钝化层薄膜的材料为HfO2或Al2O3
可选的,所述填充介质层的材料选自:氧化硅、氮化硅。
可选的,自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞包括:在所述半导体衬底的背面形成图形化的光刻胶层;以所述光刻胶层为掩膜,刻蚀覆盖所述本征Ge结构的半导体衬底的一部分,以及刻蚀所述本征Ge结构的一部分,以得到所述孔洞。
为解决上述技术问题,本发明实施例提供一种半导体器件,包括:半导体衬底,所述半导体衬底内包含成对的P型掺杂区以及N型掺杂区,所述P型掺杂区以及N型掺杂区相互隔离;多个本征Ge结构,位于各对P型掺杂区以及N型掺杂区之间的半导体衬底的表面;一个或多个孔洞,位于每个本征Ge结构中,其中,每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,且自所述半导体衬底与所述本征Ge结构之间的界面起,所述孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度;介质层,填充所述孔洞。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
在本发明实施例中,通过设置自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞,可以去除本征Ge结构与半导体衬底之间接触界面的一部分,相当于去除了一部分本征Ge结构中产生大量的位错和缺陷的区域,也即去除了界面缺陷较大的一部分,相当于减小了保留下来的本征Ge结构的界面缺陷,从而降低暗电流产生的影响,提高光电二极管的性能。具体而言,通过对本征Ge材料的刻蚀,可以去除硅衬底表面外延生长的Ge器件中的界面缺陷,从而极大的降低了Ge器件界面缺陷。进一步地,由于每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度,可以保留适当的本征Ge结构,实现Ge PD的功能。
进一步,在所述介质薄膜的表面形成填充介质层,所述填充介质层填充所述孔洞,且所述填充介质层的表面超出所述半导体衬底的表面,可以提高半导体衬底的背面的平整性。
进一步,所述氧化层薄膜的形成工艺的温度低于预设温度,可以实现低温生长介质薄膜,从而避免对已经完成的半导体器件产生影响。
进一步,所述氧化层薄膜的形成工艺为DPO工艺或ALD工艺,可以提高形成的氧化层薄膜的致密度,从而对刻蚀后的Ge器件进行表面修复。
进一步,所述钝化层薄膜的材料为介电常数大于预设介电常数阈值的介质材料,也即采用High-K材料作为钝化层薄膜,可以有效地对本征Ge结构的孔洞的侧壁以及底部表面进行钝化处理,有效降低暗电流。
附图说明
图1是本发明实施例中一种半导体器件的形成方法的流程图;
图2至图8是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
具体实施方式
如前所述,在现有技术中,在Si衬底上采用Ge作为PD,一方面可吸收短波红外,另一方面可依托于Si集成电路的优势进行生产制造。然而,在现有技术中,存在Si和Ge的晶格失配引起的失配位错,影响Ge光电器件的性能。
具体而言,在现有技术中,Ge和Si存在约为4.2%的晶格失配,这样使得在Si表面外延Ge会在Ge器件界面处产生大量的位错和缺陷,导致对光电二极管的性能,特别是暗电流产生较大影响。
在本发明实施例中,通过设置自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞,可以去除本征Ge结构与半导体衬底之间接触界面的一部分,相当于去除了一部分本征Ge结构中产生大量的位错和缺陷的区域,也即去除了界面缺陷较大的一部分,相当于减小了保留下来的本征Ge结构的界面缺陷,从而降低暗电流产生的影响,提高光电二极管的性能。具体而言,通过对本征Ge材料的刻蚀,可以去除硅衬底表面外延生长的Ge器件中的界面缺陷,从而极大的降低了Ge器件界面缺陷。进一步地,由于每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度,可以保留适当的本征Ge结构,实现Ge PD的功能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
参照图1,图1是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤S11至步骤S14:
步骤S11:提供半导体衬底,所述半导体衬底内包含成对的P型掺杂区以及N型掺杂区,所述P型掺杂区以及N型掺杂区相互隔离;
步骤S12:形成多个本征Ge结构,所述本征Ge结构位于各对P型掺杂区以及N型掺杂区之间的半导体衬底的表面;
步骤S13:自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞,其中,每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,且自所述半导体衬底与所述本征Ge结构之间的界面起,所述孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度;
步骤S14:形成填充所述孔洞的介质层。
下面结合图2至图8对上述各个步骤进行说明。
图2至图8是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图2,提供半导体衬底100,所述半导体衬底100内包含成对的P型掺杂区以及N型掺杂区102,所述P型掺杂区以及N型掺杂区相互隔离,在所述半导体衬底100的表面形成氧化层110。
其中,所述半导体衬底100可以为硅衬底,或者所述半导体衬底100的材料还可以包括碳化硅、砷化镓或镓化铟,所述半导体衬底100还可以为绝缘体上的硅衬底。
所述氧化层110可以为氧化硅层,其中,所述氧化硅例如可以为SiO2
所述P型掺杂区可以为掺杂有P型离子的薄膜,例如硼(B)、镓(Ga)或铟(In);所述N型掺杂区可以为掺杂有N型离子的薄膜,例如磷(P)、砷(As)或锑(Sb)。
参照图3,对所述氧化层110进行刻蚀,以在各对P型掺杂区以及N型掺杂区之间形成沟槽141,所述沟槽141暴露出所述半导体衬底100的表面。
具体地,可以在氧化层110的表面形成图形化的光刻胶层(图未示),以所述光刻胶层为掩膜刻蚀所述氧化层110以得到多个沟槽141。
参照图4,在所述沟槽141内,形成所述本征Ge结构120。
进一步地,可以采用外延生长本征Ge材料的方式,形成所述本征Ge结构120。
可以理解的是,所述本征Ge结构120可以与相邻的成对的P型掺杂区以及N型掺杂区102构成P型-本征-N型结(PIN junction),以实现锗光电二极管(Ge PD)的功能。
参照图5,自所述半导体衬底100的背面,对所述半导体衬底100进行减薄。
具体地,具体采用键合晶圆对所述半导体衬底100的正面进行键合,键合后自所述半导体衬底100的背面对所述半导体衬底100进行减薄。
参照图6,自所述半导体衬底100的背面进行刻蚀,以在每个本征Ge结构120形成一个或多个孔洞142,其中,每个本征Ge结构120的孔洞142的截面积之和小于所述本征Ge结构120的截面积,且自所述半导体衬底100与所述本征Ge结构120之间的界面起,所述孔洞142在所述本征Ge结构120内的深度小于所述本征Ge结构120的深度。
其中,所述截面积的方向平行于所述半导体器件的载流子流动方向。
进一步地,自所述半导体衬底100的背面进行刻蚀,以在每个本征Ge结构120形成一个或多个孔洞142的步骤可以包括:在所述半导体衬底100的背面形成图形化的光刻胶层161,以所述光刻胶层161为掩膜,刻蚀覆盖所述本征Ge结构120的半导体衬底100的一部分,以及刻蚀所述本征Ge结构120的一部分,以得到所述孔洞142。
具体地,所述孔洞142可以为单个,如单个截面积较大的孔洞,所述孔洞142还可以为多个,如呈蜂窝煤形貌的单个截面积较小的孔洞。
需要指出的是,在形成每个本征Ge结构120的孔洞142的过程中,每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积。换而言之,在所述截面积的方向上,不会刻蚀完所有本征Ge结构120,也即会保留一部分本征Ge结构120的顶部表面。
需要指出的是,在形成每个本征Ge结构120的孔洞142的过程中,自所述半导体衬底与所述本征Ge结构之间的界面起,所述孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度。换而言之,在竖直方向上,不会刻蚀完所有本征Ge结构120,也即会保留本征Ge结构120的底部的一部分。其中,所述竖直方向垂直于所述半导体器件的载流子流动方向。
参照图7,形成覆盖所述孔洞142(参照图6)的底部表面与侧壁的介质薄膜130。
进一步地,所述介质薄膜130可以选自:氧化层薄膜和钝化层薄膜的堆叠层、氧化层薄膜、钝化层薄膜。
其中,所述氧化层薄膜可以满足以下一项或多项:所述氧化层薄膜的材料为SiO2;所述氧化层薄膜的形成工艺的温度低于预设温度;所述氧化层薄膜的厚度为1.5nm至6nm。
更进一步地,所述预设温度可以设置为350℃,以更好地实现低温生长。
在本发明实施例中,设置所述氧化层薄膜的形成工艺的温度低于预设温度,可以实现低温生长介质薄膜,从而避免对已经完成的半导体器件产生影响。
更进一步地,所述氧化层薄膜的形成工艺可以为DPO工艺或ALD工艺。
在本发明实施例中,所述氧化层薄膜的形成工艺为去耦等离子体氧化(DecoupledPlasma Oxidation,DPO)工艺或原子层沉积(Atomic Layer Deposition,ALD)工艺,可以提高形成的氧化层薄膜的致密度,从而对刻蚀后的Ge器件进行表面修复。
其中,所述钝化层薄膜可以满足以下一项或多项:所述钝化层薄膜的材料为介电常数大于预设介电常数阈值的介质材料;所述钝化层薄膜的厚度为5nm至200nm。
其中,所述钝化层薄膜的材料为介电常数大于预设介电常数阈值的介质材料,也即采用高介电常数(High-K)材料作为钝化层薄膜。薄膜更进一步地,所述钝化层的材料可以为氧化铪(HfO2)或氧化铝(Al2O3)。
所述钝化层薄膜的材料为介电常数大于预设介电常数阈值的介质材料,也即采用High-K材料作为钝化层薄膜,可以有效地对本征Ge结构120的孔洞142的侧壁以及底部表面进行钝化处理,有效降低暗电流。
参照图8,在所述介质薄膜130的表面形成填充介质层150,所述填充介质层150填充所述孔洞142(参照图6),且所述填充介质层150的表面超出所述半导体衬底100的表面。
可以理解的是,所述填充介质层150的表面超出的所述半导体衬底100的表面为所述半导体衬底100的背部表面。
进一步地,所述填充介质层150的材料可以选自:氧化硅、氮化硅。
在本发明实施例中,通过在所述介质薄膜130的表面形成填充介质层150,所述填充介质层150填充所述孔洞142,且所述填充介质层150的表面超出所述半导体衬底100的表面,可以提高半导体衬底100的背面的平整性。
在本发明实施例中,通过设置自所述半导体衬底100的背面进行刻蚀,以在每个本征Ge结构120形成一个或多个孔洞142,可以去除本征Ge结构120与半导体衬底100之间接触界面的一部分,相当于去除了一部分本征Ge结构120中产生大量的位错和缺陷的区域,也即去除了界面缺陷较大的一部分,相当于减小了保留下来的本征Ge结构120的界面缺陷,从而提高锗光电二极管的性能,降低暗电流产生的影响。具体而言,通过对本征Ge材料的刻蚀,可以去除硅衬底表面外延生长的Ge器件中的界面缺陷,可极大的降低Ge器件界面缺陷,从而降低暗电流,提高光电二极管性能。进一步地,由于每个本征Ge结构120的孔洞的截面积之和小于所述本征Ge结构120的截面积,孔洞142在所述本征Ge结构120内的深度小于所述本征Ge结构120的深度,可以保留适当的本征Ge结构120,实现Ge PD的功能。
需要指出的是,在本发明实施例中,还可以包括形成所述半导体器件的后续器件层的工艺步骤,例如钝化工艺等,本发明实施例对于后续工艺不做限制。
在本发明实施例中,还公开了一种半导体器件,参照图8,所述半导体器件可以包括:半导体衬底100,所述半导体衬底100内包含成对的P型掺杂区以及N型掺杂区102,所述P型掺杂区以及N型掺杂区相互隔离;多个本征Ge结构120,位于各对P型掺杂区以及N型掺杂区之间的半导体衬底100的表面;一个或多个孔洞142(参照图6),位于每个本征Ge结构120中,其中,每个本征Ge结构120的孔洞142的截面积之和小于所述本征Ge结构120的截面积,且自所述半导体衬底100与所述本征Ge结构120之间的界面起,所述孔洞142在所述本征Ge结构120内的深度小于所述本征Ge结构120的深度;介质层150,填充所述孔洞142。
进一步地,所述半导体器件可以为光电探测器。
关于该半导体器件的原理、具体实现和有益效果请参照前文描述的关于半导体器件的形成方法的相关描述,此处不再赘述。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体器件的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底内包含成对的P型掺杂区以及N型掺杂区,所述P型掺杂区以及N型掺杂区相互隔离;
形成多个本征Ge结构,所述本征Ge结构位于各对P型掺杂区以及N型掺杂区之间的半导体衬底的表面;
自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞,其中,每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,且自所述半导体衬底与所述本征Ge结构之间的界面起,所述孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度;
形成填充所述孔洞的介质层。
2.根据权利要求1所述的半导体器件的形成方法,其特征在于,形成多个本征Ge结构包括:
在所述半导体衬底的表面形成氧化层;
对所述氧化层进行刻蚀,以在各对P型掺杂区以及N型掺杂区之间形成沟槽,所述沟槽暴露出所述半导体衬底的表面;
在所述沟槽内,外延生长本征Ge材料,以形成所述本征Ge结构。
3.根据权利要求1所述的半导体器件的形成方法,其特征在于,在自所述半导体衬底的背面进行刻蚀之前,还包括:
自所述半导体衬底的背面,对所述半导体衬底进行减薄。
4.根据权利要求1所述的半导体器件的形成方法,其特征在于,形成填充所述孔洞的介质层包括:
形成覆盖所述孔洞的底部表面与侧壁的介质薄膜;
在所述介质薄膜的表面形成填充介质层,所述填充介质层填充所述孔洞,且所述填充介质层的表面超出所述半导体衬底的表面。
5.根据权利要求4所述的半导体器件的形成方法,其特征在于,所述介质薄膜选自:氧化层薄膜和钝化层薄膜的堆叠层、氧化层薄膜、钝化层薄膜。
6.根据权利要求5所述的半导体器件的形成方法,其特征在于,所述氧化层薄膜满足以下一项或多项:
所述氧化层薄膜的材料为SiO2
所述氧化层薄膜的形成工艺的温度低于预设温度;
所述氧化层薄膜的厚度为1.5nm至6nm。
7.根据权利要求6所述的半导体器件的形成方法,其特征在于,所述氧化层薄膜的形成工艺为DPO工艺或ALD工艺。
8.根据权利要求5所述的半导体器件的形成方法,其特征在于,所述钝化层薄膜满足以下一项或多项:
所述钝化层薄膜的材料为介电常数大于预设介电常数阈值的介质材料;
所述钝化层薄膜的厚度为5nm至200nm。
9.根据权利要求8所述的半导体器件的形成方法,其特征在于,所述钝化层薄膜的材料为HfO2或Al2O3
10.根据权利要求4所述的半导体器件的形成方法,其特征在于,所述填充介质层的材料选自:氧化硅、氮化硅。
11.根据权利要求1所述的半导体器件的形成方法,其特征在于,自所述半导体衬底的背面进行刻蚀,以在每个本征Ge结构形成一个或多个孔洞包括:
在所述半导体衬底的背面形成图形化的光刻胶层;
以所述光刻胶层为掩膜,刻蚀覆盖所述本征Ge结构的半导体衬底的一部分,以及刻蚀所述本征Ge结构的一部分,以得到所述孔洞。
12.一种半导体器件,其特征在于,包括:
半导体衬底,所述半导体衬底内包含成对的P型掺杂区以及N型掺杂区,所述P型掺杂区以及N型掺杂区相互隔离;
多个本征Ge结构,位于各对P型掺杂区以及N型掺杂区之间的半导体衬底的表面;
一个或多个孔洞,位于每个本征Ge结构中,其中,每个本征Ge结构的孔洞的截面积之和小于所述本征Ge结构的截面积,且自所述半导体衬底与所述本征Ge结构之间的界面起,所述孔洞在所述本征Ge结构内的深度小于所述本征Ge结构的深度;
介质层,填充所述孔洞。
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