CN112380046B - 计算结果校验方法、系统、装置、设备及存储介质 - Google Patents
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Abstract
本发明实施例公开了计算结果校验方法、系统、装置、设备及存储介质，该方法包括：获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；根据待测压缩结果序列，校验待测计算单元的计算准确性。本发明实施例的技术方案可以大大减少数据序列的比对位数，减少了计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
Description
技术领域
本发明实施例涉及计算机技术，具体涉及芯片中计算单元的校验技术，尤其涉及计算结果校验方法、系统、装置、设备及存储介质。
背景技术
随着人工智能时代的到来，催生了各类计算芯片的不断发展。计算芯片上一般配置有一个或多个用于实现核心计算的计算单元，计算单元计算结果的准确性是影响计算芯片有效性的一个重要指标。
现有技术对计算单元的计算结果进行验证时，通常在片外计算出与原始样本数据对应的标准结果数据，然后从片外向片上计算单元传输原始样本数据，再从片上计算单元中读出对应的计算结果数据，通过将计算结果数据与标准结果数据进行逐位比对，验证片上每个计算单元计算结果的准确性。
发明人在实现本发明的过程中，发现现有技术的缺陷在于：为了验证每个计算单元计算结果的准确性，计算结果数据的数据量一般都是很大的，只有在逐位比对结果完全一致时，才能确定计算单元计算结果的准确性。因此，逐位比对的方式非常耗时，进而会导致整体计算结果验证过程的验证速度缓慢，验证效率低。
发明内容
本发明实施例提供了一种计算结果校验方法、系统、装置、设备及存储介质，可以减少计算结果验证过程中的计算耗时，提高比对验证效率。
第一方面，本发明实施例提供了一种计算结果校验方法，该方法包括：
获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；
采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；
根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
第二方面，本发明实施例提供了另一种计算结果校验方法，该方法包括：
在众核芯片中确定与原始输入序列对应的多个待测计算核，各待测计算核用于对原始输入序列进行协同计算，后序待测计算核中的输入为所关联的至少一个前序待测计算核的输出；
根据所述原始输入序列，确定与各待测计算核分别对应的目标输入序列；
根据所述目标输入序列，针对每个所述待测计算核，以并行校验或者串行校验的方式，执行如本发明任意实施例提供的计算结果校验方法。
第三方面，本发明实施例提供了另一种计算结果校验方法，该方法包括：
在芯片中的目标计算核中确定与原始输入序列对应的多个待测计算层，各待测计算层用于对原始输入序列进行协同计算，后序待测计算层中的输入为所关联的前序待测计算层的输出；
根据所述原始输入序列，确定与各待测计算层分别对应的目标输入序列；
根据所述目标输入序列，针对每个所述待测计算层，以并行校验或者串行校验的方式，执行如本发明任意实施例提供的计算结果校验方法。
第四方面，本发明实施例还提供了一种计算结果校验系统，包括：
目标芯片以及校验设备；所述目标芯片内包括至少一个待测计算单元；各所述待测计算单元与所述校验设备通信连接；
所述待测计算单元，用于根据输入的目标输入序列，计算得到的待测计算结果序列；采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，并将所述待测压缩结果序列发送至所述校验设备；
所述校验设备，用于根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
第五方面，本发明实施例还提供了一种计算结果校验装置，该装置包括：
待测计算结果序列获取模块，用于获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；
待测压缩结果序列获取模块，用于采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；
结果校验模块，用于根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
第六方面，本发明实施例还提供了一种计算芯片，包括存储器、至少一个计算单元及存储在存储器上并可在计算单元上运行的计算机程序，所述计算单元执行所述程序时实现如本发明任一实施例所述的计算结果校验方法。
第七方面，本发明实施例还提供了一种计算机设备，包括存储器、至少一个处理器及存储在存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述程序时实现如本发明任一实施例所述的计算结果校验方法。
第八方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被计算单元，或者处理器执行时实现如本发明任一实施例所述的计算结果校验方法。
本发明实施例的技术方案通过获取待测计算单元针对目标输入序列计算得到的待测计算结果序列，然后采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，最后根据待测压缩结果序列，校验所述待测计算单元的计算准确性。本发明实施例的技术方案可以大大减少数据序列的比对位数，减少了计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
附图说明
图1a是本发明实施例一中的一种计算结果校验方法的实现流程图；
图1b是本发明实施例所适用的一种具体应用交互场景的示意图；
图1c是本发明实施例所适用的一种具体应用交互场景的示意图；
图2a是本发明实施例二中的另一种计算结果校验方法的实现流程图；
图2b是本发明实施例所适用的一种具体应用交互场景的示意图；
图3a是本发明实施例三中的一种计算结果校验方法的实现流程图；
图3b是本发明实施例所适用的一种具体应用交互场景的示意图；
图4a是本发明实施例四中的一种计算结果校验方法的实现流程图；
图4b是本发明实施例中的计算核序列的示意图；
图4c是本发明实施例所适用的一种具体应用交互场景的示意图；
图4d是本发明实施例所适用的一种具体应用交互场景的示意图；
图5是本发明实施例五中的一种计算结果校验方法的实现流程图；
图6a是本发明实施例六中的一种计算结果校验系统的结构图；
图6b是本发明实施例所适用的一种具体应用交互场景的示意图；
图7是本发明实施例七中的一种计算结果校验装置的结构图；
图8是本发明实施例八中的一种计算结果校验装置的结构图；
图9是本发明实施例九中的一种计算结果校验装置的结构图；
图10是本发明实施例十中的一种计算芯片的结构图；
图11是本发明实施例十一中的一种计算机设备的结构图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1a为本发明实施例一提供的一种计算结果校验方法的流程图，本实施例可适用于对片内计算单元进行计算结果校验的情况，该方法可以由计算结果校验装置来执行，该计算结果校验装置可以配置在片外的其他计算机设备上，也可以直接配置在片内的一个或者多个计算单元上，本实施例的方法具体包括如下步骤：
S110、获取待测计算单元针对目标输入序列计算得到的待测计算结果序列。
其中，所述目标输入序列具体是指预先生成的，用于对计算芯片内的待测计算单元进行计算结果验证的数据序列，也即，由多个有序数据所组成的二进制或者其他进制的数据集合，例如，{10110011100001000101…1010100}等。
所述待测计算单元具体是指所述芯片内用于专门计算数据的硬件单元，每个芯片中可以具有一个或者多个专门的计算单元。当待测计算单元获取到目标输入序列后，可以根据内部装载的计算程序对目标输入序列进行片上计算，得到待测计算结果序列。
在本实施例中，可选的，目标输入序列可以为由待测计算单元所在芯片的外部向待测计算单元发送的，或者，所述目标输入序列可以为与待测计算单元进行协同计算的至少一个其他计算单元向待测计算单元传输的；其中，其他计算单元与待测计算单元处于同一芯片内。
其中，所述其他计算单元为与所述待测计算单元关联的前序计算单元，所述其他计算单元的输出用于作为所述待测计算单元的输入；所述其他计算单元向所述待测计算单元传输的目标输入序列包括：在协同计算过程中，所述其他计算单元针对输入序列进行计算后所输出的，通过计算结果校验的计算结果序列。
S120、采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列。
其中，为了验证待测计算单元是否能对目标输入序列进行准确地计算，可选的，可以将待测计算结果序列与针对所述目标输入序列，预存的正确计算单元计算得到的结果序列(也即正确结果序列)进行比对，其中，正确计算单元内部装载的计算程序与待测计算单元内部装载的计算程序相同。理论上说，当待测计算单元正常工作时，该待测计算结果序列应该与正确结果序列完全一致。
在本实施例中，为了减少计算结果校验时的数据比对位数，发明人创造性的提出了一种区别于现有技术的数据比对方案，也即：不再直接比对待测计算结果序列与正确结果序列，而是按照统一的压缩映射算法，将上述两种数据分别进行压缩映射，并最终比对上述两种压缩后序列之间的一致性。
所谓压缩映射，就是指将第一数据量的数据序列，映射为第二数据量的数据序列的过程，其中，第一数据量远远大于第二数据量。通过在计算结果校验过程中引入压缩映射技术，选取匹配的标准压缩映射方式，可以大大减小比对数据量。
需要说明的是，在选取标准压缩映射方式时，需要保证压缩映射结果对数据序列中的每一个数据敏感，也即，只要待测计算结果序列中有一位数据是和正确结果序列不同，两者采用标准压缩映射方式进行压缩映射得到的序列也会发生不同。
可选的，可以使用各种纠错编码方式对该待测计算结果序列或者正确结果序列进行处理，得到一组或者多个纠错码或者检错码，并将上述一组或者多组纠错码或者检错码，作为匹配的待测压缩结果序列和正确压缩结果序列。
这样设置的原因是：由于纠错码或者检错码可以检出数据序列中包括的一位或者多位错误，当数据序列发生一位或者多位发生变化时，该纠错码或者检错码也会适应性的发生变化，因此，可以通过各种纠错编码方式生成待测压缩结果序列和正确压缩结果序列。
相应的，该纠错编码算法可以包括：CRC(Cyclic Redundancy Check，循环冗余校验)编码算法，汉明码编码算法或者RS(Reed-Solomon)编码算法等，本实施例对此并不进行限制。
进一步的，考虑到哈希运算(也可以称为散列运算)是一种非常典型的压缩映射，其可以将任意长度的输入(又叫做预映射，pre-image)，通过散列算法，变换成固定长度的输出，该输出就是散列值。也就是，散列值的空间通常远小于输入的空间，也即，简单的说就是一种将任意长度的消息压缩到某一固定长度的消息摘要的函数。由于哈希函数同样也会对输入序列中的每一位数据敏感，因此，可以进一步考虑使用哈希函数得到待测压缩结果序列和正确压缩结果序列。
相应的，在本实施例的一个可选的实施方式中，采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，包括：采用标准哈希函数，对待测计算结果序列进行压缩映射，得到待测压缩结果序列。
可选的，该标准哈希函数可以包括：MD5函数或者SHA-3函数等，本实施例对此并不进行限制。
S130、根据待测压缩结果序列，校验待测计算单元的计算准确性。
其中，在通过标准压缩映射方式得到待测压缩结果序列和正确压缩结果序列之后，可以通过逐位比对的方式，对两者进行比对，得到比对结果；或者，由于正确压缩结果序列与待测压缩结果序列中包括的各项数据不再与待测计算单元具有映射关系，还可以采取其他的快速对比两个数据序列一致性的方式，以快速确定正确压缩结果序列与待测压缩结果序列之间是否完全一致。
其中，进行数据比对时所采用的快速对比方式，这里不再进行限制。
如前所述，正确压缩结果序列与待测压缩结果序列之间的比对结果可以为一致或者不一致。如果比对结果为一致，则说明待测计算单元计算准确。如果比对结果为不一致，则说明该待测计算单元发生异常。
本发明实施例的技术方案通过获取待测计算单元针对目标输入序列计算得到的待测计算结果序列，然后采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，并根据待测压缩结果序列校验待测计算单元的计算准确性。本发明实施例的技术方案可以大大减少数据序列的比对位数，减少了计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
在上述实施例的基础上，可选的，根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性，包括：
S131、将待测压缩结果序列，与至少三个关联计算单元分别对应的关联待测压缩结果序列进行比对；
在此步骤中，关联待测压缩结果序列为关联计算单元采取与待测计算单元相同计算方式，计算得到与目标输入序列对应的关联待测计算结果序列后，采用标准压缩映射方式，对关联待测计算结果序列进行压缩映射后得到的。
其中，关联计算单元可以为计算芯片内除待测计算单元以外的其他计算单元，并且所述关联计算单元内部的计算程序与待测计算单元内部的计算程序相同。
S132、根据比对结果，验证所述待测计算单元的计算准确性；
在此步骤，可选的，根据比对结果，验证所述待测计算单元的计算准确性，包括：根据比对结果，将所述到待测压缩结果序列和各所述关联待测压缩结果序列中，结果相同的多个序列归集与同一分组中；如果所述待测压缩结果序列位于包含序列数量最多的目标分组中，则确定所述待测计算单元计算准确。
其中，由于计算芯片内同一种计算程序下，正确的计算单元的数量通常大于错误的计算单元，因此，当待测压缩结果序列位于序列数量最多的目标分组中时，则说明该待测计算单元的计算结果与计算芯片内多数关联计算单元的计算结果一致，进而可以确定该待测计算单元计算准确。
在一个具体的实施例中，所述方法可以通过一个片外的计算机设备执行，在图1b中示出了上述场景下的交互示意图，其中，关联计算单元至少为三个，图1b中以三个关联计算单元为例。
如图1b所示，待测计算单元针对目标输入序列计算得到待测计算结果序列后，可以将待测计算结果序列传输至片外计算机设备(例如，各种具有数据处理功能的终端或者服务器等)，芯片内的其他关联计算单元针对目标输入序列计算得到关联待测计算结果序列后，也可以将关联待测计算结果序列传输至片外计算机设备。片外计算机设备获取到待测计算结果序列和各关联待测计算结果序列后，可以计算对应的待测压缩结果序列和各关联待测压缩结果序列，进而可以直接对该待测压缩结果序列和各关联待测压缩结果序列进行比对。
上述应用场景的优势在于，由于使用的是片外计算机设备完成了整个计算结果校验过程的主要计算量，因此无需受到芯片计算能力的限制，局限性在于，需要将待测计算结果序列和各关联待测计算结果序列读取至片外，整个从片内到片外的读取过程会带来一定的时延。
在一个具体的实施例中，所述方法可以直接通过该芯片中的一个或者多个待测计算单元(图1c中以一个待测计算单元为例)执行，其中，在图1c中示出了上述场景下的交互示意图。
如图1c所示，待测计算单元获取到目标输入序列后，通过内部装载的计算程序得到与目标输入序列对应的待测计算结果序列，并计算得到与该待测计算结果序列对应的待测压缩结果序列，然后获取其他关联计算单元针对目标输入序列计算的关联待测压缩结果序列，进而可以直接对该待测压缩结果序列和各关联待测压缩结果序列进行比对。
上述应用场景的优势在于，无需将待测计算结果序列和关联待测计算结果系列从片内读出至片外，仅通过片内高速通信机制即可高速获取该待测计算结果序列和关联待测计算结果系列，同时，由于本发明实施例的方案对计算结果校验的算法进行了改进，本身的计算结果校验过程并不复杂。因此，可以通过片内的计算单元高效、快速的完成计算结果的校验。
实施例二
图2a为本发明实施例二提供的一种计算结果校验方法的流程图，本实施例可适用于对片内计算单元进行计算结果校验的情况，该方法可以由计算结果校验装置来执行，该计算结果校验装置可以配置在片外的其他计算机设备上，也可以直接配置在片内的一个或者多个计算单元上，本实施例的方法具体包括如下步骤：
S210、获取待测计算单元针对目标输入序列计算得到的待测计算结果序列。
S220、采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列。
S230、获取通过标准压缩映射方式，对目标结果序列进行压缩映射得到的目标压缩结果序列，所述目标结果序列与所述目标输入序列相匹配。
在本实施例中，当待测计算单元获取到目标输入序列后，可以根据内部装载的计算程序对标准输入序列进行片上计算，得到待测计算结果序列。所述目标结果序列是通过与所述计算程序匹配的软件计算程序经过片外计算得到的期望结果数据。
其中，可以在片外设备上对所述软件计算程序进行预编译处理，通过处理后的软件计算程序计算得到与目标输入序列对应的结果数据(也即目标结果序列)，由此，可以保证目标结果序列的正确性。
S240、将目标压缩结果序列，与待测压缩结果序列进行比对，并根据比对结果校验待测计算单元的计算准确性。
如前所述，目标压缩结果序列与待测压缩结果序列之间的比对结果可以为一致或者不一致。如果比对结果为一致，则说明待测计算单元计算准确。如果比对结果为不一致，则说明该待测计算单元发生异常。
本发明实施例的技术方案通过获取待测计算单元针对目标输入序列计算得到的待测计算结果序列，然后采用标准压缩映射方式，分别对待测计算结果序列和目标结果序列进行压缩映射，得到待测压缩结果序列和目标压缩结果序列，并根据待测压缩结果序列和目标压缩结果序列的比对结果，校验待测计算单元的计算准确性。本发明实施例的技术方案可以大大减少数据序列的比对位数，减少了计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
在上述实施例的基础上，可选的，所述待测计算单元为芯片内的一个计算核，和/或，所述待测计算单元为一个计算核内的一个计算层。
其中，计算核为芯片内用于计算数据的硬件元件，可选的，所述计算核可以为现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)，或其他可编程器件，在此对计算核的类型并不做任何限制。进一步地，所述计算核中还可以包括多个用于计算数据的计算层，通过上述计算结果校验方法，可以对各计算层的计算结果进行校验。
在一个具体的实施例中，所述方法可以通过一个片外的计算机设备执行，其中，在图2b中示出了上述场景下的交互示意图。
如图2b所示，待测计算单元针对目标输入序列计算得到待测计算结果序列后，可以将待测计算结果序列传输至片外计算机设备，片外计算机设备获取到待测计算结果序列后，可以计算与该待测计算结果序列对应的待测压缩结果序列，以及与该目标输入序列对应的目标压缩结果序列，进而可以直接对该目标压缩结果序列和待测压缩结果序列进行比对。
上述应用场景的优势在于，由于使用的是片外计算机设备完成了整个计算结果校验过程的主要计算量，因此无需受到芯片计算能力的限制，局限性在于，需要将待测计算单元生成的待测计算结果序列读取至片外，整个从片内到片外的读取过程会带来一定的时延。
实施例三
本实施例是对上述实施例的进一步细化，与上述实施例相同或相应的术语解释，本实施例不再赘述。图3a为本实施例三提供的一种计算结果校验方法的流程图，所述方法由所述待测计算单元执行。在本实施例中，本实施例的技术方案可以与上述实施例的方案中的一种或者多种方法进行组合，如图3a所示，本实施例提供的方法还可以包括：
S310、获取待测计算单元针对目标输入序列计算得到的待测计算结果序列。
S320、采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列。
S330、接收输入至待测计算单元的目标压缩结果序列，其中，目标压缩结果序列通过标准压缩映射方式对目标结果序列进行压缩映射得到。
S340、将目标压缩结果序列，与待测压缩结果序列进行比对，并根据比对结果校验所述待测计算单元的计算准确性。
其中，所述方法可以直接通过该芯片中的一个或者多个待测计算单元(图3b中以一个待测计算单元为例)执行，其中，在图3b中示出了上述场景下的交互示意图。
如图3b所示，待测计算单元获取到目标输入序列后，通过内部装载的计算程序得到与目标输入序列对应的待测计算结果序列，并计算得到与该待测计算结果序列对应的待测压缩结果序列，然后接收片外计算机设备针对目标输入序列计算得到的目标压缩结果序列，并直接对该目标压缩结果序列和待测压缩结果序列进行比对。
上述应用场景的优势在于，无需将待测计算结果序列从片内读出至片外，仅通过片内高速通信机制即可高速获取该待测计算结果序列，同时，由于本发明实施例的方案对计算结果校验的算法进行了改进，本身的计算结果校验过程并不复杂。因此，可以通过片内的计算单元高效、快速的完成计算结果的校验。
本发明实施例的技术方案通过获取待测计算单元针对目标输入序列计算得到的待测计算结果序列，采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，并接收输入至待测计算单元的目标压缩结果序列，将目标压缩结果序列，与待测压缩结果序列进行比对，最后根据比对结果校验所述待测计算单元的计算准确性。本发明实施例的技术方案可以大大减少数据序列的比对位数，减少了计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
实施例四
图4a为本发明实施例四提供的一种计算结果校验方法的流程图，本实施例可适用于对片内计算核进行计算结果校验的情况，该方法可以由计算结果校验装置来执行，该装置可以由软件和/或硬件来实现，一般可以集成在计算芯片上，具体包括如下步骤：
S410、在众核芯片中确定与原始输入序列对应的多个待测计算核，各待测计算核用于对原始输入序列进行协同计算，后序待测计算核中的输入为所关联的至少一个前序待测计算核的输出。
其中，所述众核芯片包括有多个计算核，可以通过多个计算核的协同配合实现复杂的计算任务。在本实施例中，可以在多个计算核协同计算的过程中，对每个计算核的计算结果进行校验。
可选的，针对一个设定的计算任务，其具有一个统一的输入数据，也即原始输入序列，针对该计算任务，需要使用众核芯片中的多个待测计算核(为芯片中计算核中的全部或者部分)协同计算，上述多个待测计算核共同构成一个串行的计算核序列。图4b是计算核序列的示意图，如图4b所示，针对一个设定的计算任务，待测计算核1的输入是原始输入序列，待测计算核1的输出是待测计算核2的输入，待测计算核2的输出是待测计算核3的输入，待测计算核3的输出是待测计算核4的输入……，待测计算核1、待测计算核2、待测计算核3……与待测计算核n共同构成了一个串行的计算核序列。
其中，计算核为芯片内用于计算数据的硬件元件，可选的，所述计算核可以为FPGA，或其他可编程器件，在此对计算核的类型并不做任何限制。
S420、根据所述原始输入序列，确定与各待测计算核分别对应的目标输入序列。
在本实施例中，可选的，原始输入系列中可以包括多个目标输入序列，所述计算核序列中第一个待测计算核获取到原始输入系列后，可以根据预设的分隔符将原始输入序列划分成多个目标输入序列，且各目标输入序列与各待测计算核相对应。
S430、根据目标输入序列，针对每个待测计算核，以并行校验或者串行校验的方式，执行计算结果校验方法。
在本发明实施例的一个实施方式中，根据目标输入序列，针对每个待测计算核，以并行校验的方式，执行计算结果校验方法，包括：
S431、预先将与各待测计算核分别对应的目标输入序列，和与目标输入序列对应目标压缩结果序列输入至各待测计算核中，并触发各待测计算核并行的执行校验流程；
S432、通过每个待测计算核，在启动计算流程时，计算得到与目标输入序列对应的待测计算结果序列；对待测计算结果序列进行压缩映射，得到待测压缩结果序列；将所述目标压缩结果序列与所述待测压缩结果序列进行比对，根据比对结果校验所述待测计算核的计算准确性，并输出计算准确性的校验结果。
其中，在图4c中示出了上述场景下的交互示意图。如图4c所示，将与各待测计算核分别对应的目标输入序列，和目标压缩结果序列输入至各待测计算核后，各待测计算核可以计算得到与目标输入序列对应的待测计算结果序列，然后根据待测计算结果序列计算得到待测压缩结果序列，并对目标压缩结果序列和该待测压缩结果序列进行比对。
上述应用场景的优势在于，可以同时对各待测计算核的计算结果进行校验，可以加快整体计算结果验证过程的验证速度以及比对验证的效率。
在本发明实施例的另一个实施方式中，根据所述目标输入序列，针对每个所述待测计算核，以串行校验的方式，执行所述的计算结果校验方法，包括：
S433、预先将与各待测计算核分别对应的目标输入序列和与目标输入序列对应目标压缩结果序列输入至各待测计算核中，并按照串行计算顺序，依次触发各待测计算核串行的执行校验流程。
S434、通过每个待测计算核，在启动计算流程时，根据当前输入的目标输入序列，计算得到与所述目标输入序列对应的待测计算结果序列；对待测计算结果序列进行压缩映射，得到待测压缩结果序列；将所述目标压缩结果序列，与所述待测压缩结果序列进行比对，并根据比对结果校验所述待测计算核的计算准确性，输出计算准确性的校验结果，并将与下一待测计算核对应的目标输入序列输入至下一待测计算核。
其中，在图4d中示出了上述场景下的交互示意图。如图4d所示，预先将与各待测计算核分别对应的目标输入序列和目标压缩结果序列输入至各待测计算核中，各待测计算核根据当前输入的目标输入序列，计算得到对应的待测计算结果序列，然后根据待测计算结果序列计算得到待测压缩结果序列，并将目标压缩结果序列与待测压缩结果序列进行比对，然后待测计算核将与下一待测计算核对应的目标输入序列输入至下一待测计算核。
本发明实施例的技术方案通过在众核芯片中确定与原始输入序列对应的多个待测计算核，并根据原始输入序列，确定与各待测计算核分别对应的目标输入序列，然后根据目标输入序列，针对每个待测计算核，以并行校验或者串行校验的方式，执行计算结果校验方法。本发明实施例的技术方案可以减少计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
实施例五
图5为本发明实施例五提供的一种计算结果校验方法的流程图，本实施例可适用于对片内计算核进行计算结果校验的情况，该方法可以由计算结果校验装置来执行，该装置可以由软件和/或硬件来实现，一般可以集成在计算芯片上，具体包括如下步骤：
S510、在芯片中的目标计算核中确定与原始输入序列对应的多个待测计算层，各待测计算层用于对原始输入序列进行协同计算，后序待测计算层中的输入为所关联的前序待测计算层的输出。
其中，所述待测计算层具体是指芯片内某个计算核中的用于专门计算数据的硬件单元。
S520、根据所述原始输入序列，确定与各待测计算层分别对应的目标输入序列。
S530、根据所述目标输入序列，针对每个所述待测计算层，以并行校验或者串行校验的方式，执行计算结果校验方法。
本发明实施例的技术方案通过在芯片中的目标计算核中确定与原始输入序列对应的多个待测计算层，并根据原始输入序列，确定与各待测计算层分别对应的目标输入序列，然后根据目标输入序列，针对每个待测计算层，以并行校验或者串行校验的方式执行计算结果校验方法。本发明实施例的技术方案可以减少计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
实施例六
图6a是本发明实施例六中的一种计算结果校验系统的结构示意图，如图6a所示，所述计算结果校验系统601包括：目标芯片602以及校验设备603；所述目标芯片602内包括至少一个待测计算单元604(图6a中以一个待测计算单元为例)；各所述待测计算单元604与所述校验设备603通信连接；
所述待测计算单元604，用于根据输入的目标输入序列，计算得到的待测计算结果序列，采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，并将所述待测压缩结果序列发送至所述校验设备；
所述校验设备603，用于根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
其中，在图6b中示出了上述场景下的交互示意图，如图6b所示，待测计算单元根据输入的目标输入序列，计算得到的待测计算结果序列，并采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，然后将待测压缩结果序列发送至校验设备，校验设备根据待测压缩结果序列，校验待测计算单元的计算准确性。
实施例七
图7为本发明实施例七提供的一种计算结果校验装置的结构图，包括：待测计算结果序列获取模块710、待测压缩结果序列获取模块720和结果校验模块730。
其中，待测计算结果序列获取模块710，用于获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；待测压缩结果序列获取模块720，用于采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；结果校验模块730，用于根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
本发明实施例的技术方案通过获取待测计算单元针对目标输入序列计算得到的待测计算结果序列，然后采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，并根据待测压缩结果序列校验待测计算单元的计算准确性。本发明实施例的技术方案可以大大减少数据序列的比对位数，减少了计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
在上述各实施例的基础上，所述目标输入序列为由待测计算单元所在芯片的外部向待测计算单元发送的，和/或，所述目标输入序列为与待测计算单元进行协同计算的至少一个其他计算单元向待测计算单元传输的；
其中，所述其他计算单元与所述待测计算单元处于同一芯片内。
所述其他计算单元为与所述待测计算单元关联的前序计算单元，所述其他计算单元的输出用于作为所述待测计算单元的输入；
所述其他计算单元向所述待测计算单元传输的目标输入序列包括：
在协同计算过程中，所述其他计算单元针对输入序列进行计算后所输出的，通过计算结果校验的计算结果序列。
所述待测计算单元为芯片内的一个计算核，和/或，所述待测计算单元为一个计算核内的一个计算层。
所述待测压缩结果序列获取模块720，可以包括：
哈希处理单元，用于采用标准哈希函数，对待测计算结果序列进行压缩映射，得到待测压缩结果序列。
所述装置集成在待测计算单元中，所述结果校验模块730，可以包括：
目标压缩结果序列获取单元，用于获取通过所述标准压缩映射方式，对目标结果序列进行压缩映射得到的目标压缩结果序列，所述目标结果序列与所述目标输入序列相匹配；
压缩结果比对单元，用于将所述目标压缩结果序列，与所述待测压缩结果序列进行比对，并根据比对结果校验所述待测计算单元的计算准确性；
关联计算单元比对单元，用于将所述待测压缩结果序列，与至少三个关联计算单元分别对应的关联待测压缩结果序列进行比对；其中，关联待测压缩结果序列为关联计算单元采取与待测计算单元相同计算方式，计算得到与目标输入序列对应的关联待测计算结果序列后，采用标准压缩映射方式，对关联待测计算结果序列进行压缩映射后得到的；
准确性验证单元，用于根据比对结果，验证所述待测计算单元的计算准确性；
序列分组单元，用于根据比对结果，将所述到待测压缩结果序列和各所述关联待测压缩结果序列中，结果相同的多个序列归集与同一分组中；
计算单元判断单元，用于如果所述待测压缩结果序列位于包含序列数量最多的目标分组中，则确定所述待测计算单元计算准确；
目标压缩结果序列接收单元，用于接收输入至所述待测计算单元的所述目标压缩结果序列。
本发明实施例所提供的计算结果校验装置可执行本发明任意实施例所提供的计算结果校验方法，具备执行方法相应的功能模块和有益效果。
实施例八
图8为本发明实施例八提供的一种计算结果校验装置的结构图，包括：待测计算核确定模块810、目标输入序列确定模块820和计算结果校验模块830。
其中，待测计算核确定模块810，用于在众核芯片中确定与原始输入序列对应的多个待测计算核，各待测计算核用于对原始输入序列进行协同计算，后序待测计算核中的输入为所关联的至少一个前序待测计算核的输出；目标输入序列确定模块820，用于根据所述原始输入序列，确定与各待测计算核分别对应的目标输入序列；计算结果校验模块830，用于根据所述目标输入序列，针对每个所述待测计算核，以并行校验或者串行校验的方式，执行本发明任意实施例提供的计算结果校验方法。
本发明实施例的技术方案通过在众核芯片中确定与原始输入序列对应的多个待测计算核，并根据原始输入序列，确定与各待测计算核分别对应的目标输入序列，然后根据目标输入序列，针对每个待测计算核，以并行校验或者串行校验的方式，执行计算结果校验方法。本发明实施例的技术方案可以减少计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
本发明实施例所提供的计算结果校验装置可执行本发明任意实施例所提供的计算结果校验方法，具备执行方法相应的功能模块和有益效果。
实施例九
图9为本发明实施例九提供的一种计算结果校验装置的结构图，该装置包括：待测计算层确定模块910、目标输入序列确定模块920和计算结果校验模块930。
其中，待测计算层确定模块910，用于在芯片中的目标计算核中确定与原始输入序列对应的多个待测计算层，各待测计算层用于对原始输入序列进行协同计算，后序待测计算层中的输入为所关联的前序待测计算层的输出；目标输入序列确定模块920，用于根据所述原始输入序列，确定与各待测计算层分别对应的目标输入序列；计算结果校验模块930，用于根据所述目标输入序列，针对每个所述待测计算层，以并行校验或者串行校验的方式，执行本发明任意实施例提供的计算结果校验方法。
本发明实施例的技术方案通过在芯片中的目标计算核中确定与原始输入序列对应的多个待测计算层，并根据原始输入序列，确定与各待测计算层分别对应的目标输入序列，然后根据目标输入序列，针对每个待测计算层，以并行校验或者串行校验的方式执行计算结果校验方法。本发明实施例的技术方案可以减少计算结果准确性验证过程中的计算耗时，加快了整体计算结果验证过程的验证速度以及比对验证的效率。
本发明实施例所提供的计算结果校验装置可执行本发明任意实施例所提供的计算结果校验方法，具备执行方法相应的功能模块和有益效果。
实施例十
图10是本发明实施例十提供的一种计算芯片的结构示意图，该计算芯片用于对片内的计算单元进行计算结果校验，如图10所示，所述计算芯片100包括：存储器101、以及一个或者多个计算单元102。计算单元102通过从存储器101中获取待计算数据，并根据内部装载的计算程序，计算得到与所述待计算数据对应的计算结果数据。所述计算单元102可以为芯片内的一个计算核，或者为一个计算核内的一个计算层。
存储器101作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序以及模块，如本发明实施例中的计算结果校验方法对应的模块。计算单元102通过运行存储在存储器101中的软件程序、指令以及模块，从而执行计算机设备的各种功能应用以及数据处理，即实现如本发明任意实施例所述的计算结果校验方法，也即：
获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；
采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；
根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
实施例十一
图11为本发明实施例十一提供的一种计算机设备的结构示意图，该计算机设备用于对芯片内的计算单元进行计算结果校验，如图11所示，该计算机设备包括处理器1100、存储器1101、输入装置1102和输出装置1103；计算机设备中处理器1100的数量可以是一个或多个，图11中以一个处理器1100为例；计算机设备中的处理器1100、存储器1101、输入装置1102和输出装置1103可以通过总线或其他方式连接，图11中以通过总线连接为例。
存储器1101作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序以及模块，如本发明实施例中的多任务并行处理方法对应的模块。处理器1100通过运行存储在存储器1101中的软件程序、指令以及模块，从而执行计算机设备的各种功能应用以及数据处理，即实现如本发明任意实施例所述的计算结果校验方法，所述方法包括：
获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；
采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；
根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
存储器1101可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端的使用所创建的数据等。此外，存储器1101可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实例中，存储器1101可进一步包括相对于处理器1100远程设置的存储器，这些远程存储器可以通过网络连接至计算机设备。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
输入装置1102可用于接收输入的数字或字符信息，以及产生与计算机设备的用户设置以及功能控制有关的键信号输入。输出装置1103可包括显示屏等显示设备。
实施例十二
本发明实施例十二还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被如本发明任意实施例中的计算芯片中的计算单元，或者如本发明任意实施例中的计算机设备中的处理器执行时，实现如本发明任意实施例所述的计算结果校验方法。也即：
获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；
采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；
根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性。
本发明实施例所提供的一种计算机可读存储介质，其还可以执行本发明任意实施例提供的另一种计算结果校验方法中的相关操作。也即，该程序被处理器执行时实现：
在众核芯片中确定与原始输入序列对应的多个待测计算核，各待测计算核用于对原始输入序列进行协同计算，后序待测计算核中的输入为所关联的至少一个前序待测计算核的输出；
根据所述原始输入序列，确定与各待测计算核分别对应的目标输入序列；
根据所述目标输入序列，针对每个所述待测计算核，以并行校验或者串行校验的方式，执行本发明任意实施例提供的计算结果校验方法。
本发明实施例所提供的一种计算机可读存储介质，其还可以执行本发明任意实施例提供的另一种计算结果校验方法中的相关操作。也即，该程序被处理器执行时实现：
在芯片中的目标计算核中确定与原始输入序列对应的多个待测计算层，各待测计算层用于对原始输入序列进行协同计算，后序待测计算层中的输入为所关联的前序待测计算层的输出；
根据所述原始输入序列，确定与各待测计算层分别对应的目标输入序列；
根据所述目标输入序列，针对每个所述待测计算层，以并行校验或者串行校验的方式，执行本发明任意实施例提供的计算结果校验方法。
本发明实施例的计算机存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (14)
1.一种计算结果校验方法，其特征在于，应用于对协同计算任务的计算结果进行校验，包括：
获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；其中，所述目标输入序列包括由与所述待测计算单元关联的前序计算单元的输出，所述前序计算单元的输出是所述前序计算单元在协同计算过程中针对输入序列进行计算后所输出的，通过计算结果校验的计算结果序列；
采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；
根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性；
所述根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性，包括：
将所述待测压缩结果序列，与至少三个关联计算单元分别对应的关联待测压缩结果序列进行比对；
根据比对结果，验证所述待测计算单元的计算准确性；
其中，关联待测压缩结果序列为关联计算单元采取与待测计算单元相同计算方式，计算得到与目标输入序列对应的关联待测计算结果序列后，采用标准压缩映射方式，对关联待测计算结果序列进行压缩映射后得到的；
所述根据比对结果，验证所述待测计算单元的计算准确性，包括：
根据比对结果，将所述到待测压缩结果序列和各所述关联待测压缩结果序列中，结果相同的多个序列归集与同一分组中；
如果所述待测压缩结果序列位于包含序列数量最多的目标分组中，则确定所述待测计算单元计算准确。
2.根据权利要求1所述的方法，其特征在于，根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性，包括：
获取通过所述标准压缩映射方式，对目标结果序列进行压缩映射得到的目标压缩结果序列，所述目标结果序列与所述目标输入序列相匹配；
将所述目标压缩结果序列，与所述待测压缩结果序列进行比对，并根据比对结果校验所述待测计算单元的计算准确性。
3.根据权利要求2所述的方法，其特征在于，采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，包括：
采用标准哈希函数，对待测计算结果序列进行压缩映射，得到待测压缩结果序列。
4.根据权利要求2所述的方法，其特征在于，所述目标输入序列为由待测计算单元所在芯片的外部向待测计算单元发送的，和/或，所述目标输入序列为与待测计算单元进行协同计算的至少一个其他计算单元向待测计算单元传输的；
其中，所述其他计算单元与所述待测计算单元处于同一芯片内。
5.根据权利要求4所述方法，其特征在于，所述其他计算单元为与所述待测计算单元关联的前序计算单元，所述其他计算单元的输出用于作为所述待测计算单元的输入。
6.根据权利要求1-5任一项所述的方法，其特征在于，所述待测计算单元为芯片内的一个计算核，和/或，所述待测计算单元为一个计算核内的一个计算层。
7.根据权利要求2-5任一项所述的方法，其特征在于，所述方法由所述待测计算单元执行；
在将所述目标压缩结果序列，与所述待测压缩结果序列进行比对之前，还包括：
接收输入至所述待测计算单元的所述目标压缩结果序列。
8.一种计算结果校验方法，其特征在于，应用于对协同计算任务的计算结果进行校验，包括：
在众核芯片中确定与原始输入序列对应的多个待测计算核，各待测计算核用于对原始输入序列进行协同计算，后序待测计算核中的输入为所关联的至少一个前序待测计算核的输出；
根据所述原始输入序列，确定与各待测计算核分别对应的目标输入序列；
根据所述目标输入序列，针对每个所述待测计算核，以并行校验或者串行校验的方式，执行如权利要求1-7任一项所述的计算结果校验方法。
9.一种计算结果校验方法，其特征在于，应用于对协同计算任务的计算结果进行校验，包括：
在芯片中的目标计算核中确定与原始输入序列对应的多个待测计算层，各待测计算层用于对原始输入序列进行协同计算，后序待测计算层中的输入为所关联的前序待测计算层的输出；
根据所述原始输入序列，确定与各待测计算层分别对应的目标输入序列；
根据所述目标输入序列，针对每个所述待测计算层，以并行校验或者串行校验的方式，执行如权利要求1-7任一项所述的计算结果校验方法。
10.一种计算结果校验系统，其特征在于，应用于对协同计算任务的计算结果进行校验，包括：目标芯片以及校验设备；所述目标芯片内包括至少一个待测计算单元；各所述待测计算单元与所述校验设备通信连接；
所述待测计算单元，用于根据输入的目标输入序列，计算得到的待测计算结果序列；采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列，并将所述待测压缩结果序列发送至所述校验设备，其中，所述目标输入序列包括由与所述待测计算单元关联的前序计算单元的输出，所述前序计算单元的输出是所述前序计算单元在协同计算过程中针对输入序列进行计算后所输出的，通过计算结果校验的计算结果序列；
所述校验设备，用于根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性；
所述根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性，包括：将所述待测压缩结果序列，与至少三个关联计算单元分别对应的关联待测压缩结果序列进行比对；根据比对结果，验证所述待测计算单元的计算准确性；其中，关联待测压缩结果序列为关联计算单元采取与待测计算单元相同计算方式，计算得到与目标输入序列对应的关联待测计算结果序列后，采用标准压缩映射方式，对关联待测计算结果序列进行压缩映射后得到的；
所述根据比对结果，验证所述待测计算单元的计算准确性，包括：根据比对结果，将所述到待测压缩结果序列和各所述关联待测压缩结果序列中，结果相同的多个序列归集与同一分组中；如果所述待测压缩结果序列位于包含序列数量最多的目标分组中，则确定所述待测计算单元计算准确。
11.一种计算结果校验装置，其特征在于，应用于对协同计算任务的计算结果进行校验，包括：
待测计算结果序列获取模块，用于获取待测计算单元针对目标输入序列计算得到的待测计算结果序列；其中，所述目标输入序列包括由与所述待测计算单元关联的前序计算单元的输出，所述前序计算单元的输出是所述前序计算单元在协同计算过程中针对输入序列进行计算后所输出的，通过计算结果校验的计算结果序列；
待测压缩结果序列获取模块，用于采用标准压缩映射方式，对待测计算结果序列进行压缩映射，得到待测压缩结果序列；
结果校验模块，用于根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性；
所述根据所述待测压缩结果序列，校验所述待测计算单元的计算准确性，包括：将所述待测压缩结果序列，与至少三个关联计算单元分别对应的关联待测压缩结果序列进行比对；根据比对结果，验证所述待测计算单元的计算准确性；其中，关联待测压缩结果序列为关联计算单元采取与待测计算单元相同计算方式，计算得到与目标输入序列对应的关联待测计算结果序列后，采用标准压缩映射方式，对关联待测计算结果序列进行压缩映射后得到的；
所述根据比对结果，验证所述待测计算单元的计算准确性，包括：根据比对结果，将所述到待测压缩结果序列和各所述关联待测压缩结果序列中，结果相同的多个序列归集与同一分组中；如果所述待测压缩结果序列位于包含序列数量最多的目标分组中，则确定所述待测计算单元计算准确。
12.一种计算芯片，包括存储器、至少一个计算单元及存储在存储器上并可在计算单元上运行的计算机程序，其特征在于，所述计算单元执行所述程序时实现如权利要求1-7中任一所述的计算结果校验方法。
13.一种计算机设备，包括存储器、至少一个处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1-7中任一所述的计算结果校验方法。
14.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器或者计算单元执行时实现如权利要求1-7中任一所述的计算结果校验方法。
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Families Citing this family (3)
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108319719A (zh) * | 2018-02-12 | 2018-07-24 | 腾讯科技（深圳）有限公司 | 数据库数据校验方法、装置、计算机设备和存储介质 |
| CN109669805A (zh) * | 2018-12-24 | 2019-04-23 | 深圳忆联信息系统有限公司 | 减少校验比特位数的方法、装置、计算机设备及存储介质 |
| CN110321292A (zh) * | 2019-08-12 | 2019-10-11 | 上海燧原智能科技有限公司 | 芯片测试方法、装置、电子设备及计算机可读存储介质 |
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108319719A (zh) * | 2018-02-12 | 2018-07-24 | 腾讯科技（深圳）有限公司 | 数据库数据校验方法、装置、计算机设备和存储介质 |
| CN110442298A (zh) * | 2018-05-02 | 2019-11-12 | 杭州海康威视系统技术有限公司 | 存储设备异常检测方法及装置、分布式存储系统 |
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