CN109669805A - 减少校验比特位数的方法、装置、计算机设备及存储介质 - Google Patents
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Abstract
本发明涉及减少校验比特位数的方法、装置、计算机设备及存储介质，该方法包括获取有效数据以及有效数据的长度；获取有效数据的长度所对应的参与异或计算的比特单位；将有效数据按照比特单位进行拆分，形成多个中间数据；对中间数据进行异或计算，以获取奇偶校验比特位。本发明通过设定比特单位与有效数据的长度关联关系，针对不同的有效数据的长度按照不同大小的比特单位进行数据的拆分，形成中间数据，对于不是完整比特单位的中间数据进行补零，并对中间数据进行异或计算，以得到奇偶校验比特位，能够根据RAM数据位宽实际长度自适应的调整参与异或计算的比特个数，实现减少校验比特位的个数以降低硬件实现代价，减小芯片的面积和成本。
Description
技术领域
本发明涉及奇偶校验位，更具体地说是指减少校验比特位数的方法、装置、计算机设备及存储介质。
背景技术
目前内存的数据存储基本上都是采用奇偶校验位来检测数据的准确性，其按照字节为单位，即八个比特产生一个校验位。该校验位是由八个比特数据异或产生，其实现结构简单，只需要异或计算即可，在数据位宽较小的情况下，硬件实现代价相对较小，是比较常见的一种奇偶校验方式。但是在ASIC(专用集成电路，Application Specific IntegratedCircuit)开发中，经常会需要一些数据位宽较大的内存，比如算法模块，RAM(随机存取存储器，random access memory)的数据位宽可能会非常大，这样按照字节为单位产生校验位的话，奇偶校验位的长度将非常大，硬件代价相对较高，会增大芯片的面积和成本。如图1所示，有效数据位为一个字节，校验位由所有八个比特异或的结果得到的，这是一种数据位宽不超过一个字节的情况，当RAM数据位宽很大时，需要多个校验比特位来分别保护每个字节，其数据结构如图2所示。图中原始数据长度按照每一个字节进行切割，每个字节产生一个比特校验阵置于数据后，组成一段完整的数据存放结构。其中所有的奇偶校验位存放位置可以置于高比特位置，同样也可以置于低比特位置。这是常见的奇偶校验位产生方式，从图中可以看到，其硬件资源实际使用率最高为8/9，意味着在数据位宽很大的情况下，将会产生很多的校验比特位，这些都是冗余的硬件消耗，在实际使用中发生的概率本来就小，但占用了较多的硬件资源。
因此，有必要设计一种新的方法，实现减少校验比特位的个数以降低硬件实现代价，减小芯片的面积和成本。
发明内容
本发明的目的在于克服现有技术的缺陷，提供减少校验比特位数的方法、装置、计算机设备及存储介质。
为实现上述目的，本发明采用以下技术方案：、减少校验比特位数的方法，包括：
获取有效数据以及有效数据的长度；
获取有效数据的长度所对应的参与异或计算的比特单位；
将有效数据按照所述比特单位进行拆分，形成多个中间数据；
对所述中间数据进行异或计算，以获取奇偶校验比特位。
其进一步技术方案为：所述获取有效数据以及有效数据的长度之前，还包括：
设定参与异或计算的比特单位与有效数据的长度的关联关系。
其进一步技术方案为：所述关联关系为：其中，N为有效数据的长度，PLEN为参与异或计算的比特单位。
其进一步技术方案为：所述按照所述比特单位对有效数据长度进行拆分，形成多个中间数据，包括：
按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
判断最后一个拆分字段的长度是否为一个比特单位长度；
若是，则将所述拆分字段作为中间数据；
若否，则对最后一个拆分字段进行补零；
将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
其进一步技术方案为：所述对所述中间数据进行异或计算，以获取奇偶校验比特位之后，还包括：
将奇偶校验比特位放置于对应中间数据的高比特位置或低比特位置，以形成奇偶校验数据。
本发明还提供了减少校验比特位数的装置，包括：
长度获取单元，用于获取有效数据以及有效数据的长度；
比特单位获取单元，用于获取有效数据的长度所对应的参与异或计算的比特单位；
拆分单元，用于将有效数据按照所述比特单位进行拆分，形成多个中间数据；
计算单元，用于对所述中间数据进行异或计算，以获取奇偶校验比特位。
其进一步技术方案为：所述装置还包括：
设定单元，用于设定参与异或计算的比特单位与有效数据的长度的关联关系。
其进一步技术方案为：所述拆分单元包括：
拆分字段获取子单元，用于按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
判断子单元，用于判断最后一个拆分字段的长度是否为一个比特单位长度；若是，则将所述拆分字段作为中间数据；
补零子单元，用于若否，则对最后一个拆分字段进行补零；
组合子单元，用于将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
本发明还提供了一种计算机设备，所述计算机设备包括存储器及处理器，所述存储器上存储有计算机程序，所述处理器执行所述计算机程序时实现上述的方法。
本发明还提供了一种存储介质，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时可实现上述的方法。
本发明与现有技术相比的有益效果是：本发明通过设定比特单位与有效数据的长度关联关系，针对不同的有效数据的长度按照不同大小的比特单位进行数据的拆分，形成中间数据，对于不是完整比特单位的中间数据进行补零，并对中间数据进行异或计算，以得到奇偶校验比特位，能够根据RAM数据位宽实际长度自适应的调整参与异或计算的比特个数，实现减少校验比特位的个数以降低硬件实现代价，减小芯片的面积和成本。
下面结合附图和具体实施例对本发明作进一步描述。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的RAM中常见的数据奇偶校验存储结构示意图；
图2为现有技术中RAM中数据位宽很大情况下的数据存储结构示意图；
图3为本发明实施例提供的减少校验比特位数的方法的流程示意图；
图4为本发明实施例提供的减少校验比特位数的方法的子流程示意图；
图5为本发明实施例提供的减少校验比特位数的方法的存储结构示意图一；
图6为本发明实施例提供的减少校验比特位数的方法的存储结构示意图二；
图7为本发明另一实施例提供的减少校验比特位数的方法的流程示意图；
图8为本发明实施例提供的减少校验比特位数的示意性框图；
图9为本发明实施例提供的减少校验比特位数的装置的拆分单元的示意性框图；
图10为本发明另一实施例提供的减少校验比特位数的装置的示意性框图；
图11为本发明实施例提供的计算机设备的示意性框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图3，图3为本发明实施例提供的减少校验比特位数方法的示意性流程图。该减少校验比特位数方法可以运用在服务器等设备中，在检测内存数据的准确性过程中，按照有效数据长度以比特单位拆分后，形成中间数据，再对中间数据进行异或计算，从而得到校验比特位，对于长度较大的有效数据而言，可以减少校验比特位数。该校验比特位指奇偶校验比特位，有效数据长度也指有效数据的位宽。
图3是本发明实施例提供的减少校验比特位数的方法的流程示意图。如图3所示，该方法包括以下步骤S110至S150。
S110、设定参与异或计算的比特单位与有效数据的长度的关联关系。
在本实施例中，关联关系是每个不同的有效数据的长度对应的参与异或计算的比特单位都是不同的，因此，需要预先设定两者的关联关系。比特单位是指参与异或计算的有效数据的单位长度。
在本实施例中，所述关联关系为：其中，N为有效数据的长度，PLEN为参与异或计算的比特单位。有效数据是指实际写入RAM的有效数据。
当然，于其他实施例，还可以根据实际情况设定不同与上述取值的有效数据长度区间的不同划分、比特单位不同的大小。
S120、获取有效数据以及有效数据的长度。
在本实施例中，有效数据指的是需要检测准确性的数据，并同时获取该数据的长度，以便于对数据进行准确的拆分。
S130、获取有效数据的长度所对应的参与异或计算的比特单位。
在本实施例中，具体是根据有效数据的长度与比特单元的关联关系确定当前的有效数据的长度所对应的参与异或计算的比特单位，自适应的调整奇偶校验位宽，以达到减少校验比特位数的作用。
S140、将有效数据按照所述比特单位进行拆分，形成多个中间数据。
在本实施例中，中间数据指的是按照比特单元划分有效数据后形成的每个数据块。
在一实施例中，如图4所示，上述的步骤S150可包括步骤S141～S145。
S141、按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
S142、判断最后一个拆分字段的长度是否为一个比特单位长度；
S143、若是，则将所述拆分字段作为中间数据；
S144、若否，则对最后一个拆分字段进行补零；
S145、将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
按照比特单位的大小将有效数据分成多个拆分字段，分别计算每个拆分字段的奇偶校验比特位，其中最后一个拆分字段的长度可能不是正好的一个比特单位长度，则需要补零后进行奇偶校验比特位计算，奇偶校验比特位的位置可以全部置于高比特位置或者低比特位置，视情况而定。
在RAM数据位宽很大的情况下，采用传统的奇偶校验方式将会带来很大的硬件实现代价，通过数算的理论推导，结合ASIC芯片中RAM数据存取出现比特翻转的概率很低的这一特性，创造性地提出一种自适应调整奇偶校验位宽长度的方法，来减小校验比特奇偶校验比特位的长度，从而降低内存的硬件实现资源，减小芯片的面积和成本，对于一种复杂的芯片系统，节省了较多的RAM资源。
S150、对所述中间数据进行异或计算，以获取奇偶校验比特位。
在本实施例中，奇偶校验比特位是指用于校验当前的中间数据的准确性的一个数值。
请参阅图5，n的长度根据比特单位来决定，P为所有有效数据异或后的结果，请参阅图6，该图呈现了数据长度超过n的情况，按照比特单位的大小将有效数据分成多个拆分字段，分别计算每个拆分字段的奇偶校验比特位，其中最后一个拆分字段的长度可能不是正好的一个比特单位长度，则需要补零后进行奇偶校验比特位计算，奇偶校验比特位的位置可以全部置于高比特位置或者低比特位置，视情况而定。
这种拆分方式虽然在单比特检错性能上有所降低，但是整个数据段的检错能力实际上没有太大的影响。
假设写入RAM的实际数据位宽为n+1，包括有效数据长度和1比特奇偶校验位长度，而每一比特出现错误的概率为p，则能检测数据错误的总概率为：：
其中，p0表示数据中出现奇数个比特发生错误的总概率，因为奇偶校验位只能检测奇数个比特翻转的情况，n表示参与奇偶校验计算的比特位数。
根据二次项定理：
从而可以计算出p0为：
由此可以看出当p很小时，p2、p3…可以忽略不计，因此只需要考虑出现1比特错误的情况。在p出错很小的情况下，总的检错概率只跟数据位宽长度n有关，因此以8比特为单位进行奇偶校验位计算和以128比特为单位进行奇偶校验位计算来举例，总的检错概率相差一个数量级，都在可接受的范围之内，但是奇偶校验位的位数从16比特减少为1比特，从而减少整体的数据位宽长度。
当有效数据长度很大时，其整个的检错能力是所有奇偶校验位比特级联后的结果，在p很小的情况下，整个数据长度的检错能力可以表示为其中p为单比特出现翻转的概率，k＝ceil(N/n)，N为整个有效数据的长度，n取比特单位的值，以有效数据长度N为256来举例，常用的按照8个字节为单位进行奇偶校验比特位计算的整个数据长度的检错能力为而按照比特单位拆分后的奇偶校验比特位计算的整个数据长度的检错能力为比特单位取128，因此k取2。从计算结果可以分析得出，在p很小的情况下，两个表达式计算的结果是非常接近，甚至按照比特单位拆分的方案的检错能力要优于常用的奇偶校验方式。因此在有效数据长度很大的情况下，整体的检错性能不受影响，奇偶校验比特位的数据位宽得到很大的减少，也就是校验比特位数减少，可以有效降低芯片的硬件资源，进一步减小芯片面积和成本。
在ASIC RAM使用中，经常会用到数据位宽很大的RAM，因此使用本方案可以大大减少奇偶校验的比特位数，假设以比特单位为128来计算，相比原先方案，可以减少15比特的奇偶校验比特位，RAM资源实际使用率可达128/129。对于很多位宽较大的RAM，可以节省很大的硬件资源，降低成本。
通过对数据出错概率的推导和简化，在单比特数据出现翻转的概率很小的情况下，能够根据实际的RAM数据位宽长度，自适应的调整奇偶校验位宽，以达到减少校验比特个数的作用，在实际应用中将会大大减少奇偶校验比特位的长度，降低硬件实现的代价，从而减小芯片的面积和成本。不再局限于产生校验位的逻辑是以字节为单位，而是根据数据位宽进行调整，因此产生奇偶校验比特位的逻辑依旧不会很大，对于数据位宽长度很大的RAM能够减少奇偶校验位的比特位数。
上述的减少校验比特位数的方法，通过设定比特单位与有效数据的长度关联关系，针对不同的有效数据的长度按照不同大小的比特单位进行数据的拆分，形成中间数据，对于不是完整比特单位的中间数据进行补零，并对中间数据进行异或计算，以得到奇偶校验比特位，能够根据RAM数据位宽实际长度自适应的调整参与异或计算的比特个数，实现减少校验比特位的个数以降低硬件实现代价，减小芯片的面积和成本。
图7是本发明另一实施例提供的一种减少校验比特位数方法的流程示意图。如图7所示，本实施例的减少校验比特位数方法包括步骤S210-S260。其中步骤S210-S250与上述实施例中的步骤S110-S150类似，在此不再赘述。下面详细说明本实施例中所增加的步骤S260。
S260、将奇偶校验比特位放置于对应中间数据的高比特位置或低比特位置，以形成奇偶校验数据。
请参阅图6，将奇偶校验比特位放置在高比特位置或低比特位置，以形成完整的数据结构。
图8是本发明实施例提供的一种减少校验比特位数的装置300的示意性框图。如图8所示，对应于以上减少校验比特位数的方法，本发明还提供一种减少校验比特位数的装置300。该减少校验比特位数的装置300包括用于执行上述减少校验比特位数的方法的单元，该装置可以被配置于台式电脑、平板电脑、手提电脑、等终端或服务器中。
具体地，请参阅图8，该减少校验比特位数的装置300包括：
长度获取单元302，用于获取有效数据以及有效数据的长度；
比特单位获取单元303，用于获取有效数据的长度所对应的参与异或计算的比特单位；
拆分单元304，用于将有效数据按照所述比特单位进行拆分，形成多个中间数据；
计算单元305，用于对所述中间数据进行异或计算，以获取奇偶校验比特位。
所述装置还包括：设定单元301，用于设定参与异或计算的比特单位与有效数据的长度的关联关系。
在一实施例中，如图9所示，所述拆分单元304包括：
拆分字段获取子单元3041，用于按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
判断子单元3042，用于判断最后一个拆分字段的长度是否为一个比特单位长度；若是，则将所述拆分字段作为中间数据；
补零子单元3043，用于若否，则对最后一个拆分字段进行补零；
组合子单元3044，用于将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
图10是本发明另一实施例提供的一种减少校验比特位数的装置300的示意性框图。如图10所示，本实施例的减少校验比特位数的装置300是上述实施例的基础上增加了比特位处理单元306。
比特位处理单元306，用于将奇偶校验比特位放置于对应中间数据的高比特位置或低比特位置，以形成奇偶校验数据。
需要说明的是，所属领域的技术人员可以清楚地了解到，上述减少校验比特位数的装置300和各单元的具体实现过程，可以参考前述方法实施例中的相应描述，为了描述的方便和简洁，在此不再赘述。
上述减少校验比特位数的装置300可以实现为一种计算机程序的形式，该计算机程序可以在如图11所示的计算机设备上运行。
请参阅图11，图11是本申请实施例提供的一种计算机设备的示意性框图。该计算机设备500可以是终端，也可以是服务器，其中，终端可以是智能手机、平板电脑、笔记本电脑、台式电脑等具有通信功能的电子设备。服务器可以是独立的服务器，也可以是多个服务器组成的服务器集群。
参阅图11，该计算机设备500包括通过系统总线501连接的处理器502、存储器和网络接口505，其中，存储器可以包括非易失性存储介质503和内存储器504。
该非易失性存储介质503可存储操作系统5031和计算机程序5032。该计算机程序5032包括程序指令，该程序指令被执行时，可使得处理器502执行一种减少校验比特位数的方法。
该处理器502用于提供计算和控制能力，以支撑整个计算机设备500的运行。
该内存储器504为非易失性存储介质503中的计算机程序5032的运行提供环境，该计算机程序5032被处理器502执行时，可使得处理器502执行一种减少校验比特位数的方法。
该网络接口505用于与其它设备进行网络通信。本领域技术人员可以理解，图11中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备500的限定，具体的计算机设备500可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
其中，所述处理器502用于运行存储在存储器中的计算机程序5032，以实现如下步骤：
获取有效数据以及有效数据的长度；
获取有效数据的长度所对应的参与异或计算的比特单位；
将有效数据按照所述比特单位进行拆分，形成多个中间数据；
对所述中间数据进行异或计算，以获取奇偶校验比特位。
在一实施例中，处理器502在实现所述获取有效数据以及有效数据的长度步骤之前，还实现如下步骤：
设定参与异或计算的比特单位与有效数据的长度的关联关系。
其中，所述关联关系为：其中，N为有效数据的长度，PLEN为参与异或计算的比特单位。
在一实施例中，处理器502在实现所述按照所述比特单位对有效数据长度进行拆分，形成多个中间数据步骤时，具体实现如下步骤：
按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
判断最后一个拆分字段的长度是否为一个比特单位长度；
若是，则将所述拆分字段作为中间数据；
若否，则对最后一个拆分字段进行补零；
将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
在一实施例中，处理器502在实现所述对所述中间数据进行异或计算，以获取奇偶校验比特位步骤之后，还实现如下步骤：
将奇偶校验比特位放置于对应中间数据的高比特位置或低比特位置，以形成奇偶校验数据。
应当理解，在本申请实施例中，处理器502可以是中央处理单元(CentralProcessing Unit，CPU)，该处理器502还可以是其他通用处理器、数字信号处理器(DigitalSignal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。其中，通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
本领域普通技术人员可以理解的是实现上述实施例的方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成。该计算机程序包括程序指令，计算机程序可存储于一存储介质中，该存储介质为计算机可读存储介质。该程序指令被该计算机系统中的至少一个处理器执行，以实现上述方法的实施例的流程步骤。
因此，本发明还提供一种存储介质。该存储介质可以为计算机可读存储介质。该存储介质存储有计算机程序，其中该计算机程序被处理器执行时使处理器执行如下步骤：
获取有效数据以及有效数据的长度；
获取有效数据的长度所对应的参与异或计算的比特单位；
将有效数据按照所述比特单位进行拆分，形成多个中间数据；
对所述中间数据进行异或计算，以获取奇偶校验比特位。
在一实施例中，所述处理器在执行所述计算机程序而实现所述获取有效数据以及有效数据的长度步骤之前，还实现如下步骤：
设定参与异或计算的比特单位与有效数据的长度的关联关系。
其中，所述关联关系为：其中，N为有效数据的长度，PLEN为参与异或计算的比特单位。
在一实施例中，所述处理器在执行所述计算机程序而实现所述按照所述比特单位对有效数据长度进行拆分，形成多个中间数据步骤时，具体实现如下步骤：
按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
判断最后一个拆分字段的长度是否为一个比特单位长度；
若是，则将所述拆分字段作为中间数据；
若否，则对最后一个拆分字段进行补零；
将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
在一实施例中，所述处理器在执行所述计算机程序而实现所述对所述中间数据进行异或计算，以获取奇偶校验比特位步骤之后，还实现如下步骤：
将奇偶校验比特位放置于对应中间数据的高比特位置或低比特位置，以形成奇偶校验数据。
所述存储介质可以是U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的计算机可读存储介质。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的。例如，各个单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
本发明实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本发明实施例装置中的单元可以根据实际需要进行合并、划分和删减。另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。
该集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，终端，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1.减少校验比特位数的方法，其特征在于，包括：
获取有效数据以及有效数据的长度；
获取有效数据的长度所对应的参与异或计算的比特单位；
将有效数据按照所述比特单位进行拆分，形成多个中间数据；
对所述中间数据进行异或计算，以获取奇偶校验比特位。
2.根据权利要求1的减少校验比特位数的方法，其特征在于，所述获取有效数据以及有效数据的长度之前，还包括：
设定参与异或计算的比特单位与有效数据的长度的关联关系。
3.根据权利要求2所述的减少校验比特位数的方法，其特征在于，所述关联关系为：其中，N为有效数据的长度，PLEN为参与异或计算的比特单位。
4.根据权利要求1所述的减少校验比特位数的方法，其特征在于，所述按照所述比特单位对有效数据长度进行拆分，形成多个中间数据，包括：
按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
判断最后一个拆分字段的长度是否为一个比特单位长度；
若是，则将所述拆分字段作为中间数据；
若否，则对最后一个拆分字段进行补零；
将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
5.根据权利要求1所述的减少校验比特位数的方法，其特征在于，所述对所述中间数据进行异或计算，以获取奇偶校验比特位之后，还包括：
将奇偶校验比特位放置于对应中间数据的高比特位置或低比特位置，以形成奇偶校验数据。
6.减少校验比特位数的装置，其特征在于，包括：
长度获取单元，用于获取有效数据以及有效数据的长度；
比特单位获取单元，用于获取有效数据的长度所对应的参与异或计算的比特单位；
拆分单元，用于将有效数据按照所述比特单位进行拆分，形成多个中间数据；
计算单元，用于对所述中间数据进行异或计算，以获取奇偶校验比特位。
7.根据权利要求6所述的减少校验比特位数的装置，其特征在于，所述装置还包括：
设定单元，用于设定参与异或计算的比特单位与有效数据的长度的关联关系。
8.根据权利要求7所述的减少校验比特位数的装置，其特征在于，所述拆分单元包括：
拆分字段获取子单元，用于按照所述比特单位对有效数据长度进行拆分，以得到若干个拆分字段；
判断子单元，用于判断最后一个拆分字段的长度是否为一个比特单位长度；若是，则将所述拆分字段作为中间数据；
补零子单元，用于若否，则对最后一个拆分字段进行补零；
组合子单元，用于将补零后的最后一个拆分字段与其他拆分字段组合，以形成中间数据。
9.一种计算机设备，其特征在于，所述计算机设备包括存储器及处理器，所述存储器上存储有计算机程序，所述处理器执行所述计算机程序时实现如权利要求1至5中任一项所述的方法。
10.一种存储介质，其特征在于，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时可实现如权利要求1至5中任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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2018
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