CN112379346A - 基于fpga的速度滤波器算法 - Google Patents

基于fpga的速度滤波器算法 Download PDF

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Abstract

本发明属于雷达信号处理技术领域，涉及一种基于FPGA的速度滤波器算法，包括以下步骤：1)将滤波器组系数装订在FPGA的片内RAM上；2)雷达回波数据经过脉冲压缩之后，将脉组的数据存储起来，存储完成时触发读操作，按一定地址规则读出数据，并将不同脉冲的相同距离单元放在一起；3)在读取雷达回波数据的同时，将之前存储在RAM中的滤波器组系数依次读出，对应相乘，相乘之后的结果进行累加，累加完N个脉冲即完成一个速度单元滤波，最后将得到M个速度单元的滤波结果，完成速度滤波功能。本发明能够灵活装订滤波器系数，同时滤波器阶数不受限制；在具有FIR滤波器组的优点的同时，能够降低资源需求，易于实现且成本低。

Description

基于FPGA的速度滤波器算法
技术领域
本发明属于雷达信号处理技术领域，涉及一种基于FPGA的速度滤波器算法。
背景技术
随着雷达技术的不断发展，利用不同脉冲重复频率的相干脉冲串提取出目标的多普勒信息，进而发现目标，这样的雷达就是脉冲多普勒(PD)雷达，PD雷达以其杰出的杂波抑制能力和距离速度分辨力而得到广泛关注。而近年来，在集成电路飞速发展的情况下，信号的采样率不断提高；多速率滤波器(FPGA)具有降低传输速率，降低计算复杂度，减少存储量等优点，多速率信号处理得到了广泛的应用。
动目标检测技术是PD雷达信号处理中提取运动目标信息的技术，其技术手段是利用目标和杂波在速度上的差别造成回波信号产生不同的多普勒频移，通过合理地设计一组相邻且部分重叠的滤波器组，对相干处理间隔(CPI)内的多组回波脉冲做处理，回波信号中不同速度的运动目标和杂波相分离从而区分杂波与目标，使得雷达能在复杂的背景下发现目标。动目标检测的过程就是一个滤波的过程，但是要实现对运动目标的精准滤波就要知道运动目标的多普勒频率，实际运动目标的速度无法提前知晓，因此采用一组部分重叠且相邻的滤波器组来覆盖整个探测范围，实现对目标的多普勒滤波处理。
滤波器组技术是多通道数字信号处理领域中的一个重要内容，最常用的是离散傅里叶变换(DFT)滤波器组，可由快速傅里叶变换(FFT)实现。但是FFT运算的阶数一定要是2的整数次幂，否则要做补零处理，灵活性较差，这使FFT的应用场合受到限制。
FIR滤波器的加权系数可以随着不同的应用场景而设计，可以对每个滤波器在不同频段设计相应频率的滤波器来抑制各种不同的杂波，此外FIR滤波器组的阶数不受限制，能够更好的适应雷达回波脉冲数目的要求。虽然可以通过FIR滤波器的加权系数提高时钟速率实现滤波器的复用，但是现代雷达系统往往使用大时宽带宽积的线性调频信号，从而使得提高FPGA处理时钟速度的空间不大。虽然FIR滤波器带来了便利，但资源需求高，难以实现或者实现成本高。
发明内容
针对现有滤波器计算存在的技术问题，本发明提供一种基于FPGA的速度滤波器算法。能够灵活装订滤波器系数，同时滤波器阶数不受限制；在具有FIR滤波器组的优点的同时，能够降低资源需求，易于实现且成本低。
为了实现上述目的，本发明采用的技术方案：
一种基于FPGA的速度滤波器算法包括以下步骤：
1)将滤波器组系数装订在FPGA的片内RAM上；
2)雷达回波数据经过脉冲压缩之后，将脉冲组的数据存储在存储器RAM中，存储完成时触发读操作，将存储的数据从存储器RAM中读出，并将不同脉冲下，相同距离单元的数据放在一起；
3)在读取雷达回波数据的同时，将之前存储于存储器RAM的滤波器组系数依次读出，将滤波器组系数与对应的雷达回波数据相乘，设有M个滤波器组，每组包含N个系数，N个系数和对应的雷达回波数据相乘，相乘之后的N个数据进行累加，累加结束即完成一个速度单元滤波，即一个滤波器组；M个滤波器组按照上述方法对应相乘和累加，最后得到M个速度单元的滤波结果，完成速度滤波。
进一步的，所述步骤1)的具体实现过程是，假设滤波器有M个速度单元，时间上复用的次数为K，那么需要M/K个滤波器组，每个滤波器组负责K组滤波器系数，将每个滤波器组的K组滤波器系数分别装订在存储器RAM中，共装订了M/K个存储器RAM。
进一步的，所述RAM1中装订了K组滤波器系数，C1中包含了
Figure BDA0002765174500000021
共N个系数，即对应N阶滤波器。
进一步的，所述步骤2)的具体实现过程是，存储器RAM中，每个脉冲组包含N个脉冲，先将N个脉冲的第一个距离单元读取出来，重复读取K次，假设Ri j表示第i个脉冲的第j个距离单元的存储地址，Si j表示第i个脉冲的第j个距离单元的数据，然后依次读取存储器RAM中数据的存储地址和距离单元，将距离单元相同的数据集中放置装订。
进一步的，所述步骤3)的具体实现过程是，每个RAM存储装订K组滤波器，共有M个滤波器组，每组得到K个累加值数据，然后有L路并行数据输出，得到M＝KL个速度单元，每路数据包含K个滤波结果。
本发明的有益效果是：
1、本发明将滤波器组系数装订在FPGA的片内RAM上，具备FIR滤波器组的优点，阶数不受限制且系数可以灵活设计适用于不同场景。
2、本发明，将脉组的数据存储起来，存储完成时触发读操作，按一定地址规则读出数据，并将不同脉冲的相同距离单元放在一起。假设一个脉组包含N个脉冲，先将N个脉冲的第一个距离单元读取出来，为了实现资源复用，重复读取K次，然后依次读取剩下的距离单元，通过流水读出滤波器系数与数据对应相乘，在性能不受损失的情况下减少了资源消耗，易于实现。
3、本发明，在读取雷达回波数据的同时，将之前存储在RAM中的滤波器组系数依次读出，对应相乘，相乘之后的结果进行累加，累加完N个脉冲即完成一个速度单元滤波，最后将得到M个速度单元的滤波结果，完成速度滤波功能，Ci j表示的是第i组滤波器中的第j个系数，共有M＝KL个速度单元，有L路并行数据输出，每路数据包含K个滤波结果。使用流水相乘和累加代替FIR滤波器，可以节省大量乘法器资源，使得速度滤波功能更易于在FPGA中实现。
附图说明
图1为现有的FIR横向数字滤波器结构示意图；
图2为本发明将滤波器组系数装订于FPGA片内RAM上的示意图；
图3为本发明雷达回波数据读取时序图；
图4为本发明速度滤波时序图；
图5为FFT速度滤波效果图；
图6为FIR滤波器组速度滤波效果图；
图7为FIR滤波器组速度滤波效果图；
图8为本发明速度滤波效果图。
具体实施方式
现结合附图以及实施例对本发明做详细的说明。
参见图1，对于FIR滤波器，Wi表示滤波器的第i个滤波系数，W＝[W0,W1,…WN-1]设信号为S，S＝[S0,S1,…,SN-1],对于滤波器而言，N个输入对应N个输出，Y(K-1)为滤波器的输出，K＝[1,2,…N]，滤波过程为：
Figure BDA0002765174500000031
对于速度滤波功能，Y(0),Y(1),…,Y(N-2)都是无效点，Y(N-1)为有效输出。而速度滤波器组由M个这样的滤波器组成，对应M个速度单元，最终得到M个值。
对于速度测量精度要求较高的雷达而言，FIR滤波器需要并行摆设多路滤波器组，假设滤波器阶数为N，考虑到速度滤波均为复数滤波器，每次相乘需要消耗4个乘法器，那么总的乘法器需求量为4*N*M个乘法器，当M较大时，乘法器的需求将是巨大的，虽然可以通过提高时钟速率实现滤波器的复用，但是现代雷达系统往往使用大时宽带宽积的线性调频信号，从而使得提高FPGA处理时钟速度的空间不大。
实施例
本实施例提供的基于FPGA的速度滤波器算法，包括以下步骤：
1)系统初始化时，将适用于当前应用场景的滤波器组系数装订在FPGA的片内RAM上。假设有M个速度单元，时间上复用的次数为K，那么需要M/K个滤波器组，每个滤波器组负责K组滤波系数。
如图2中所示，RAM1中装订了K组滤波器系数，C1中包含了
Figure BDA0002765174500000041
共N个系数，即对应N阶滤波器。
2)雷达回波数据经过脉冲压缩之后，需要先将一个脉组的数据存储起来，存储完成时触发读操作，按一定地址规则读出数据，将不同脉冲的相同距离单元放在一起，便于后续的速度滤波。
参见图3，Rij表示第i个脉冲的第j个距离单元的存储地址，Sij表示第i个脉冲的第j个距离单元的数据，假设一个脉组包含N个脉冲，先将N个脉冲的第一个距离单元读取出来，为了实现资源复用，重复读取K次，然后依次读取剩下的距离单元。
假设Ri j表示第i个脉冲的第j个距离单元的存储地址，Si j表示第i个脉冲的第j个距离单元的数据，然后依次读取存储器RAM中数据的存储地址和距离单元，将距离单元相同的数据集中放置装订。
3)在读取雷达回波数据的同时，将之前存储在RAM中的滤波器组系数依次读出，对应相乘，相乘之后的结果进行累加，累加完N个脉冲即完成一个速度单元滤波，最后将得到M个速度单元的滤波结果，完成速度滤波功能。
参见图4，Cij表示的是第i组滤波器中的第j个系数，共有M＝KL个速度单元，有L路并行数据输出，每路数据包含K个滤波结果。
其中，Cij表示的是第i组滤波器中的第j个系数；i表示第i组滤波器，共有M组滤波器，j表示每组滤波器里面的第j个系数，每组滤波器有N个系数。
验证试验1
对比组1：FIR滤波器组速度滤波算法
对比组2：现有的FFT速度滤波算法
模拟目标速度为39m/s时，脉冲个数为16个，重频(Pri)为500us，信号载波频率为1.25GHz，考虑速度单元为64个，FFT方式需要补零，而FIR滤波器组设置较为灵活，根据系统的要求装订适合的滤波器系数。
图5和图6分别表示FFT速度滤波和FIR滤波器组速度滤波的结果。
从图5和图6可以看出，FFT补零方式下测得的目标速度为37.5m/s，这受限于FFT的运算阶数，FFT补零方式下速度分辨率为：
Figure BDA0002765174500000051
Δv为速度分辨率，c为光速，fRF为载波频率，经计算Δv＝3.75m/s。FIR滤波器组设置速度分辨率为3m/s，测得目标速度为39m/s，得到了准确的速度信息(模拟设置的目标速度为39m/s，FFT速度滤波方法只能测出37.5m/s，不准确。而滤波器组的方式得到了正确的速度。本算法也是采用的滤波器组的方式，原理和FIR滤波器组一样，只不过实现方式更节省资源，这个地方可以理解为两种方法的理论对比，本算法和FIR滤波器组理论相同)。
验证试验2
试验组：本发明提供的基于FPGA的速度滤波器算法
对比组：FIR滤波器组速度滤波算法。
模拟目标速度为-30m/s时，脉冲个数为16个，重频为500us，信号载波频率为1.25GHz，考虑速度单元为80个，速度滤波器组设置速度分辨率为3m/s。
分别根据试验组和对比组做提供的算法，得到结果，如图7和图8所示。其中，图7表示FIR滤波器组速度滤波算法结果，图8为本发明滤波算法结果。
从图7和图8可以看出，两种方法得到了相同的结果。
从理论上说，得到相同的结果，说明采用任何一种算法都是可以的。所以这里，对两种算法的具体过程进行对比，从而说明本发明计算过程简单，但是结果与FIR相同。
图1就是FIR的结构，前文“具体实施方式”中已经阐述，图4位本文算法结构，通过使用“流水相乘和累加代替FIR滤波器”，节省资源。
验证试验3
某目标指示雷达，工作带宽40MHz，脉冲宽度50us，重频宽度500us，探测的对象主要为小型飞行目标，速度分辨率要求为3m/s，单个脉组包含12个脉冲。
系统中频140MHz，带通采样率200MHz，AD信号采集后经过下变频、抽取，采样率降为50MHz，提高时钟速率到250MHz，利用较快的时钟速率换取资源，可以实现5倍资源复用，对应前文中的参数K。考虑目标速度区间为-120m/s-120m/s，速度分辨率为3m/s，扣除0速目标，共80个速度单元，并行摆列16组速度滤波器，对应前文中的参数L。
信号处理板FPGA芯片采用Xilinx Kintex-7 325t，资源丰富，拥有445个36KblockRAMs，840个DSP48乘法器，203800个LUT，407600个触发器。
针对上述的实际情况，分别采用本发明提供的基于FPGA的速度滤波器算法和FIR滤波器组速度滤波算法进行计算，结果如表1所示。
表1表示FIR滤波器组和本发明滤波算法在FPGA中实现的资源对比，FIR滤波器组方式也使用250MHz的高速时钟，使得很多资源得到复用。
从表1中可以看出，FIR滤波器组方式下DSP48乘法器占了96％，几乎消耗完了片上乘法器资源，这将导致系统无法添加其他信号处理功能，而且时序收敛困难。
而本发明滤波算法，除了储存器的开销和FIR滤波器组方式一致，其他资源都下降很多，这种方式下释放了大量的FPGA片内资源，从而使灵活的速度滤波器组得以在FPGA内实现。
表1时域频域方式脉压资源消耗对比
Figure BDA0002765174500000061
滤波器在设计中常采用速度滤波器组，通过设计灵活的滤波系数，满足系统的速度分辨率要求。
而传统的滤波器组采用FIR滤波器实现，假如有N个脉冲，则需要N阶FIR滤波器，消耗N个乘法器，速度滤波为复数乘法，单个速度单元滤波器就需要消耗4N个乘法器，按照前文的假设，总共有M个速度单元，时间复用K次，有M/K＝L组滤波器，则需要消耗4N*L个乘法器。
而本发明提供基于FPGA的速度滤波器算法，能够灵活装订滤波器系数，滤波器阶数不受限制，使用流水相乘和累加代替FIR滤波器，具有FIR滤波器组的优点的同时，可以节省大量乘法器资源，使得速度滤波功能更易于在FPGA中实现。

Claims (5)

1.一种基于FPGA的速度滤波器算法，其特征在于：所述基于FPGA的速度滤波器算法包括以下步骤：
1)将滤波器组系数装订在FPGA的片内RAM上；
2)雷达回波数据经过脉冲压缩之后，将脉冲组的数据存储在存储器RAM中，存储完成时触发读操作，将存储的数据从存储器RAM中读出，并将不同脉冲下，相同距离单元的数据放在一起；
3)在读取雷达回波数据的同时，将之前存储于存储器RAM的滤波器组系数依次读出，将滤波器组系数与对应的雷达回波数据相乘，设有M个滤波器组，每组包含N个系数，N个系数和对应的雷达回波数据相乘，相乘之后的N个数据进行累加，累加结束即完成一个速度单元滤波，即一个滤波器组；M个滤波器组按照上述方法对应相乘和累加，最后得到M个速度单元的滤波结果，完成速度滤波。
2.根据权利要求1所述的基于FPGA的速度滤波器算法，其特征在于：所述步骤1)的具体实现过程是，假设滤波器有M个速度单元，时间上复用的次数为K，那么需要M/K个滤波器组，每个滤波器组负责K组滤波器系数，将每个滤波器组的K组滤波器系数分别装订在存储器RAM中，共装订了M/K个存储器RAM。
3.根据权利要求2所述的基于FPGA的速度滤波器算法，其特征在于：所述RAM1中装订了K组滤波器系数，C1中包含了
Figure FDA0002765174490000011
共N个系数，即对应N阶滤波器。
4.根据权利要求3所述的基于FPGA的速度滤波器算法，其特征在于：所述步骤2)的具体实现过程是，存储器RAM中，每个脉冲组包含N个脉冲，先将N个脉冲的第一个距离单元读取出来，重复读取K次，假设Ri j表示第i个脉冲的第j个距离单元的存储地址，Si j表示第i个脉冲的第j个距离单元的数据，然后依次读取存储器RAM中数据的存储地址和距离单元，将距离单元相同的数据集中放置装订。
5.根据权利要求4所述的基于FPGA的速度滤波器算法，其特征在于：所述步骤3)的具体实现过程是，每个RAM存储装订K组滤波器，共有M个滤波器组，每组得到K个累加值数据，然后有L路并行数据输出，得到M＝KL个速度单元，每路数据包含K个滤波结果。
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