CN105893333B - 一种用于music算法中计算协方差矩阵的硬件电路 - Google Patents

Abstract

本发明公布了一种用于MUSIC算法中计算协方差矩阵的硬件电路，其特征包括：控制器模块、个乘累加器模块、交叉开关模块、M个源数据存储器、加法器、第一目的存储器和第二目的存储器。本发明能降低硬件实现的复杂度，减少资源消耗，加快运算速度，从而在硬件电路中高效地完成MUSIC算法中协方差矩阵的计算。

Description

一种用于MUSIC算法中计算协方差矩阵的硬件电路

技术领域

本发明涉及阵列信号处理领域，具体地说是一种用于MUSIC算法中计算协方差矩阵的硬件电路。

背景技术

阵列信号处理属于现代信号处理的重要研究内容，在移动通信、电子对抗、参数估计、信号识别等领域都有着广泛的应用前景。一般来讲，阵列信号处理是将多个传感器设置在空间的不同位置来组成传感器阵列，通过对接收机输出的数据进行处理，利用各个信号在空间位置上的差异，提取信号源的特征信息。这些特征信息包括：空间信号源的方向、数目、频率、相位、调制形式等。

MUSIC算法是基于特征结构分析的空间谱估计方法，是空间谱估计技术的典型代表，是阵列信号处理领域的一个重要分支。其基本原理是对阵列输出数据的协方差矩阵进行特征分解，将信号空间分解为噪声子空间和信号子空间，利用噪声子空间与阵列的方向矩阵正交的性质，估计出信号源的方向等信息。

MUISC算法的第一步就是计算阵列输出的协方差矩阵，计算公式如下：

式(1)中X表示测向阵列输出矢量，N表示采样快拍数，它是一个复数矢量，可以通过简单有效的预处理方法，将复矢量X用一个实矢量来代替，从而有效地将各种复数运算转换为实数运算，具体方法是：构造一个线性变换矩阵T：

式(2)中，T1是一个行列的对角阵，对角线元素为T2也是一个行列的对角阵，对角线元素为i₀ ²＝-1；加入预处理步骤后，协方差矩阵的计算公式如下：

式(3)中，F表示经过预处理步骤后，阵列输出的协方差矩阵；Y表示经过预处理的阵列输出数据矩阵，F矩阵中任一元素的计算公式为：

式(4)中，1≤k1≤M，1≤k2≤M，N表示采集信号的快拍数。

已有的研究主要提出了两类计算协方差矩阵的硬件实现方案，分别是串行执行方案和并行执行方案。串行执行方案通过一个乘累加运算模块完成协方差矩阵所有元素的运算，并行执行方案通过多个乘累加器并行计算，共同完成协方差矩阵所有元素的运算。大部分场合，MUSIC算法对实时性的要求较高，串行执行方案耗时较长，往往难以满足要求；并行执行方案虽然通过分组减少了协方差矩阵计算需要的时间，但是已有的研究大都没有总结出通用的分组方法，而且提出的并行分组方案往往控制电路较为复杂，资源消耗较多。

发明内容

本发明为了避免上述技术不足之处，提出了一种用于MUSIC算法中计算协方差矩阵的硬件电路，以期降低硬件实现的复杂度，减少资源消耗，加快运算速度，从而在硬件电路中高效地完成MUSIC算法中协方差矩阵的计算。

本发明为解决技术问题采用如下技术方案：

本发明一种用于MUSIC算法中协方差矩阵的运算电路的特点包括：控制器模块、个乘累加器模块、交叉开关模块、M个源数据存储器、加法器、第一目的存储器和第二目的存储器；

所述控制器模块将外部的阵列输出矩阵A中的M行实部数据依次存入所述M个源数据存储器中；

所述控制器模块控制所述交叉开关模块读取所述M个源数据存储器中的实部数据并分别输出至所述个乘累加器模块中进行运算，获得实部运算结果并存入第一目的存储器中；其中R_k是由第k个乘累加器模块获得的，且R_k＝[r_kk,r_k(k+1),…,r_kM,r_{(M-k+1)(M-k+1)},r_{(M-k+1)(M-k+2)},…,r_(M-k+1)M]；

所述控制器模块将外部的阵列输出矩阵A中的M行虚部数据依次存入所述M个源数据存储器中；

所述控制器模块控制所述交叉开关模块读取所述M个源数据存储器中的虚部数据并分别输出至所述个乘累加器模块中进行运算，获得虚部运算结果并存入第一目的存储器中；其中I_k是由第k个乘累加器模块获得的，且I_k＝[i_kk,i_k(k+1),…,i_kM,i_{(M-k+1)(M-k+1)},i_{(M-k+1)(M-k+2)},…,i_(M-k+1)M]；

所述加法器从所述第一目的存储中读取实部运算结果R和虚部运算结果I并进行运算后获得协方差矩阵的上三角元素并存入所述第二目的存储器；所述协方差矩阵的下三角元素通过对称性获得并存入所述第二目的存储器；从而实现所述协方差矩阵的运算。

本发明所述的运算电路的特点也在于：

所述控制器模块包括个控制器单元；每个控制器单元包含：2个寄存器即第一寄存器和第二寄存器、2个选择器即第一选择器和第二选择器、第一加法器；

任意个乘累加器模块包含：1个模为N的计数器、1个比较器、1个加法器、1个乘法器、1个2选1的选择器；

所述交叉开关模块包括组选择单元；每组选择单元包含：一个2选1的选择器和一个多路选择器；

假设d_mn表示R_k或者I_k中的任意一个元素，则按如下方式获得d_mn：

所述第k个控制器单元中的第一选择器读取常数“k”、“M+1-k”和第一寄存器中的数值并进行选择后输出至第一寄存器中；

所述第k个控制器单元中的第二选择器读取常数“k”、“M+1-k”和第一加法器的输出值并进行选择后输出至第二寄存器中；所述第二寄存器将结果输出至第一加法器的一个输入端，所述第一加法器的另一个输入端读取常数“1”；

所述第k个控制器单元中的第一寄存器控制第k组选择单元中的2选1的选择器读取第k个源数据存储器和第M+1-k个源数据存储器中的数据，并输出第m个源数据存储器中的数据给第k个乘累加器模块中的乘法器的一个输入端；

所述第k个控制器单元中的第二寄存器控制第k组选择单元中的多路选择器读取M个源数据存储器中的数据，并输出第n个源数据存储器中的数据给第k个乘累加器模块中的乘法器的另一个输入端；

经过所述第k个乘累加器模块中的乘法器运算的结果输出至第k个乘累加器模块中的加法器的一个输入端；

所述第k个乘累加器模块中的比较器读取计数器的数值和采样快拍数N并进行比较，获得的比较结果输出至所述第k个乘累加器模块中的2选1的选择器；

所述第k个乘累加器模块中的2选1的选择器读取常数“0”和所述第k个乘累加器模块中加法器的输出，并根据比较器的比较结果输出至所述第k个乘累加器模块中加法器的另一个输入端；经过所述第k个乘累加器模块中加法器运算的结果d_mn输出至所述第一目的存储器。

与现有的技术相比，本发明的有益效果体现在：

1、本发明创造性地提出了一种用于MUSIC算法中计算协方差矩阵的硬件电路，可以根据阵元数目，利用对称性快速得出并行化分组计算方案。并行化分组方法可以适用于不同的工作条件下，体现了设计的通用性和灵活性。

2、本发明提出的并行化分组计算方案，使得控制器模块的硬件电路结构简单，资源消耗少，综合频率较高，硬件电路可以工作在较高的时钟频率下；

3、本发明可以采用不同的数据格式，硬件电路中的各类运算器，包括乘法器、加法器均可以根据输入数据的格式，选择合适的IP核或者进行自定义设计。

4、本发明中设计的乘累加器模块，适用范围很广，通用性较强，可以通过设计或者使用不同精度的运算器来满足精度要求，灵活性较强，乘累加器模块不仅可以用于协方差矩阵的计算，而且也能用来实现普通的乘累加运算或者矩阵乘运算。

附图说明

图1为本发明协方差矩阵的运算电路的结构示意图；

图2为本发明控制器模块第1个控制单元的结构示意图；

图3为本发明乘累加器模块的结构示意图；

图4为本发明交叉开关模块第一组选择单元的结构示意图。

具体实施方式

本实施例中，一种用于MUSIC算法中协方差矩阵的运算电路，包括：控制器模块、个乘累加器模块、交叉开关模块、M个源数据存储器、加法器、第一目的存储器和第二目的存储器，其中M表示阵元数目；

控制器模块将外部的阵列输出矩阵A中的M行实部数据依次存入M个源数据存储器中；

控制器模块控制交叉开关模块读取M个源数据存储器中的实部数据并分别输出至个乘累加器模块中进行运算，获得实部运算结果并存入第一目的存储器中；其中R_k是由第可个乘累加器模块获得的，且R_k＝[r_kk,r_k(k+1),…,r_kM,r_{(M-k+1)(M-k+1)},r_{(M-k＋1)(M-k＋2)},…,r_(M-k＋1)M]；

控制器模块将外部的阵列输出矩阵A中的M行虚部数据依次存入M个源数据存储器中；

控制器模块控制交叉开关模块读取M个源数据存储器中的虚部数据并分别输出至个乘累加器模块中进行运算，获得虚部运算结果并存入第一目的存储器中；其中I_k是由第k个乘累加器模块获得的，且I_k＝[i_kk,i_k(k+1),…,i_kM,i_{(M-k+1)(M-k+1)},i_{(M-k+1)(M-k+2)},…,i_(M-k+1)M]；

加法器从第一目的存储中读取实部运算结果R和虚部运算结果I并进行运算后获得协方差矩阵的上三角元素并存入第二目的存储器；协方差矩阵的下三角元素通过对称性获得并存入第二目的存储器；从而实现协方差矩阵的运算。

本实施例中，假设阵元数目M＝8，协方差矩阵的运算电路的结构如图1所示，主要包括控制器模块controller，8个源存储器me1、me2、…、me8，1个交叉开关模块crossbar、4个乘累加器模块mul_acc_1、mul_acc_2、…、mul_acc_4，第一目的存储器dst_mem_1、加法器ADD、第二目的存储器dst_mem_2，具体运算流程如下：

步骤a、控制器模块将外部的阵列输出矩阵A中的8行实部数据依次存入8个源数据存储器me1、me2、…、me8中；

步骤b、控制器模块controller控制交叉开关模块读取8个源数据存储器me1、me2、…、me8中的实部数据并分别输出至4个乘累加器模块mul_acc_1、mul_acc_2、…、mul_acc_4中进行运算，获得实部运算结果R＝[R₁；R₂；…；R_k；…；R₄]，并存入第一目的存储器中；其中R_k是由第k个乘累加器模块获得的，且R_k＝[r_kk,r_k(k＋1),…,r_k8,r_(9-k)(9-k),r_(9-k)(10-k),…,r_(9-k)8]；1≤k≤4；

步骤c、控制器模块controller将外部的阵列输出矩阵A中的8行虚部数据依次存入8个源数据存储器me1、me2、…、me8中；

步骤d、控制器模块controller控制交叉开关模块crossbar读取8个源数据存储器me1、me2、…、me8中的虚部数据并分别输出至4个乘累加器模块mul_acc_1、mul_acc_2、…、mul_acc_4中进行运算，获得虚部运算结果I＝[I₁；I₂；…；I_k；…；I₄]，并存入第一目的存储器dst_mem_1中；其中I_k是由第k个乘累加器模块获得的，且I_k＝[i_kk,i_k(k＋1),…,i_k8,i_(9-k)(9-k),i_(9-k)(10-k),…,i_(9-k)8]；

步骤e、加法器从第一目的存储器dst_mem_1中读取实部运算结果R和虚部运算结果I并进行运算后获得协方差矩阵的上三角元素并存入第二目的存储器dst_mem_2中；协方差矩阵的下三角元素通过对称性获得并存入第二目的存储器dst_mem_2中；从而实现协方差矩阵的运算。

具体的说，控制器模块包括个控制器单元；每个控制器单元包含：2个寄存器即第一寄存器和第二寄存器、2个选择器即第一选择器和第二选择器、第一加法器；

任意个乘累加器模块包含：1个模为N的计数器、1个比较器、1个加法器、1个乘法器、1个2选1的选择器；

交叉开关模块包括组选择单元；每组选择单元包含：一个2选1的选择器和一个多路选择器；

假设d_mn表示R_k或者I_k中的任意一个元素，d_mn的计算流程如下：

第k个控制器单元中的第一选择器读取常数“k”、“M＋1-k”和第一寄存器中的数值并进行选择后输出至第一寄存器中；

第k个控制器单元中的第二选择器读取常数“k”、“M＋1-k”和第一加法器的输出值并进行选择后输出至第二寄存器中；第二寄存器将结果输出至第一加法器的一个输入端，第一加法器的另一个输入端读取常数“1”；

第k个控制器单元中的第一寄存器控制第k组选择单元中的2选1的选择器读取第k个源数据存储器和第M+1-k个源数据存储器中的数据，并输出第m个源数据存储器中的数据给给第k个乘累加器模块中的乘法器的一个输入端，

第k个控制器单元中的第二寄存器控制第k组选择单元中的多路选择器读取M个源数据存储器中的数据，并输出第n个源数据存储器中的数据给第k个乘累加器模块中的乘法器的的另一个输入端，

经过第k个乘累加器模块中的乘法器运算的结果输出至第k个乘累加器模块中的加法器的一个输入端；

第k个乘累加器模块中的比较器读取计数器的数值和采样快拍数N并进行比较，获得的比较结果输出至第k个乘累加器模块中的2选1的选择器；

第k个乘累加器模块中的2选1的选择器读取常数“0”和第k个乘累加器模块中加法器的输出，并根据比较器的比较结果输出至第k个乘累加器模块中加法器的另一个输入端；经过第k个乘累加器模块中加法器运算的结果d_mn输出至第一目的存储器；

本实施例中，假设阵元数目M＝8，采样快拍数N＝2048；

控制器模块包含4个控制单元，第1个控制单元的结构如图2所示，主要包括2个寄存器row_r和col_r、2个选择器以及1个加法器add；

任意乘累加器模块的结构如图3所示，主要包括1个模为2048的计数器counter、1个比较器comp、1个加法器Add、1个乘法器Mul、1个2选1的选择器；

交叉开关模块包含4组选择单元，第一组选择单元如图4所示，主要包括1个2选1的选择器和1个8选1的多路选择器；

本实施例中，以R₁或者I₁中的元素d₁₁为例说明d_mn的运算流程，具体流程如下：

步骤a、第1个控制器单元中的第一选择器读取常数“1”、“8”和寄存器row_r中的数值r1并进行选择后输出至寄存器row_r中；

步骤b、第1个控制器单元中的第二选择器读取常数“1”、“8”和加法器add的输出值并进行选择后输出至寄存器col_r中；寄存器col_r将结果c1输出给加法器add的一个输入端，加法器add的另一个输入端读取常数“1”；

步骤c、第1个控制器单元中的寄存器row_r控制第1组选择单元中的2选1的选择器读取第1个源数据存储器中的数据E1和第8个源数据存储器中的数据E8，并输出第1个源数据存储器中的数据E1给第1个乘累加器模块mul_acc_1中的乘法器Mul的一个输入端；

步骤d、第1个控制器单元中的寄存器col_r控制第1组选择单元中的多路选择器读取8个源数据存储器中的数据E1、E2、…、E8，并输出第1个源数据存储器中的数据E1给第1个乘累加器模块mul_acc_1中的乘法器Mul的另一个输入端；

步骤e、经过第1个乘累加器模块mul_acc_1中的乘法器Mul运算的结果输出至第1个乘累加器模块mul_acc_1中的加法器Add的一个输入端；

步骤f、第1个乘累加器模块mul_acc_1中的比较器comp读取计数器counter的数值和采样快拍数2048并进行比较，获得的比较结果输出至第1个乘累加器模块mul_acc_1中的2选1的选择器；

步骤g、第1个乘累加器模块mul_acc_1中的2选1的选择器读取常数“0”和第1个乘累加器模块mul_acc_1中加法器的输出，并根据比较器的比较结果输出至第1个乘累加器模块mul_acc_1中加法器Add的另一个输入端；经过第1个乘累加器模块mul_acc_1中加法器运算的结果d₁₁输出至第一目的存储器dst_mem_1中；

综上所述，本发明提出的一种用于MUSIC算法中计算协方差矩阵的硬件电路，所设计的硬件电路结构简单，通用性较强，硬件实现的复杂度低并且资源消耗少，而且具有较高的灵活性，为计算协方差矩阵提供了一种高效的硬件实现方法。

Claims (2)

1.一种用于MUSIC算法中协方差矩阵的运算电路，其特征包括：控制器模块、个乘累加器模块、交叉开关模块、M个源数据存储器、加法器、第一目的存储器和第二目的存储器；M为大于等于2的偶数；

所述控制器模块将外部的阵列输出矩阵A中的M行实部数据依次存入所述M个源数据存储器中；

所述控制器模块控制所述交叉开关模块读取所述M个源数据存储器中的实部数据并分别输出至所述个乘累加器模块中进行运算，获得实部运算结果并存入第一目的存储器中；其中R_k是由第k个乘累加器模块获得的，且R_k＝[r_kk,r_k(k+1),…,r_kM,r_{(M-k+1)(M-k+1)},r_{(M-k+1)(M-k+2)},…,r_(M-k+1)M]；

所述控制器模块将外部的阵列输出矩阵A中的M行虚部数据依次存入所述M个源数据存储器中；

所述控制器模块控制所述交叉开关模块读取所述M个源数据存储器中的虚部数据并分别输出至所述个乘累加器模块中进行运算，获得虚部运算结果并存入第一目的存储器中；其中I_k是由第k个乘累加器模块获得的，且I_k＝[i_kk,i_k(k+1),…,i_kM,i_{(M-k+1)(M-k+1)},i_{(M-k+1)(M-k+2)},…,i_(M-k+1)M]；

所述加法器从所述第一目的存储中读取实部运算结果R和虚部运算结果I并进行运算后获得协方差矩阵的上三角元素并存入所述第二目的存储器；所述协方差矩阵的下三角元素通过对称性获得并存入所述第二目的存储器；从而实现所述协方差矩阵的运算。

2.根据权利要求1所述的运算电路，其特征是：

所述控制器模块包括个控制器单元；每个控制器单元包含：2个寄存器即第一寄存器和第二寄存器、2个选择器即第一选择器和第二选择器、第一加法器；

任意个乘累加器模块包含：1个模为N的计数器、1个比较器、1个加法器、1个乘法器、1个2选1的选择器；

所述交叉开关模块包括组选择单元；每组选择单元包含：一个2选1的选择器和一个多路选择器；

假设d_mn表示R_k或者I_k中的任意一个元素，则按如下方式获得d_mn：

所述第k个控制器单元中的第一选择器读取常数“k”、“M+1-k”和第一寄存器中的数值并进行选择后输出至第一寄存器中；

所述第k个控制器单元中的第二选择器读取常数“k”、“M+1-k”和第一加法器的输出值并进行选择后输出至第二寄存器中；所述第二寄存器将结果输出至第一加法器的一个输入端，所述第一加法器的另一个输入端读取常数“1”；

所述第k个控制器单元中的第一寄存器控制第k组选择单元中的2选1的选择器读取第k个源数据存储器和第M+1-k个源数据存储器中的数据，并输出第m个源数据存储器中的数据给第k个乘累加器模块中的乘法器的一个输入端；

所述第k个控制器单元中的第二寄存器控制第k组选择单元中的多路选择器读取M个源数据存储器中的数据，并输出第n个源数据存储器中的数据给第k个乘累加器模块中的乘法器的另一个输入端；

经过所述第k个乘累加器模块中的乘法器运算的结果输出至第k个乘累加器模块中的加法器的一个输入端；

所述第k个乘累加器模块中的比较器读取计数器的数值和采样快拍数N并进行比较，获得的比较结果输出至所述第k个乘累加器模块中的2选1的选择器；

所述第k个乘累加器模块中的2选1的选择器读取常数“0”和所述第k个乘累加器模块中加法器的输出，并根据比较器的比较结果输出至所述第k个乘累加器模块中加法器的另一个输入端；经过所述第k个乘累加器模块中加法器运算的结果d_mn输出至所述第一目的存储器。