CN108169727B - 一种基于fpga的动目标雷达散射截面测量方法 - Google Patents
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Abstract
本发明属于无线电测量技术领域，具体的说是涉及一种基于FPGA的动目标雷达散射截面测量方法。本发明提出了一种基于FPGA的动目标雷达散射截面高精度测量的实现方法，在距离域对传统的频域脉冲压缩硬件结构进行改进，提出一种基于缓存的频域脉冲压缩硬件结构，只使用一个乘法器就可以实现背景技术中所述的理论方法，同时在多普勒域提出一种动目标检测与chirp‑z变换结合的新的硬件结构。本发明模块结构清晰，IP核复用度高，硬件结构简单，测量精度高，处理速度快，系统实时性高，系统功耗较低。
Description
技术领域
本发明属于无线电测量技术领域，具体的说是涉及一种基于FPGA的动目标雷达散射截面测量方法。
背景技术
随着雷达应用技术的发展，雷达目标特性测量的应用变得越来越重要。雷达散射截面(RCS)作为定量表征目标对雷达散射特性的物理量，是衡量目标雷达散射特性的重要参数，因此，雷达目标的雷达散射截面测量在无线电测量领域起着重要作用。
在诸如车辆等大型目标的雷达散射截面测量方面，Zhulin Zong等人在《HighAccuracy Measurement of Vehicle RCS Using Range-Doppler Matching Method》提出了一种在地面杂波背景下进行高精度雷达散射截面测量的方法，能够有效减少时频域能量起伏，降低背景杂波对雷达散射截面测量的影响。本发明是在该文章的理论基础上，提出了一种基于现场可编程门阵列(FPGA)的实现方法。上述文章所提出的方法要求在频域脉冲压缩处理过程中，将多个具有时移的匹配函数与回波数据相乘，若使用传统的频域脉冲压缩硬件结构，每增加一个具有时移的匹配函数，在提高测量精度的同时也会耗费FPGA更多的乘法器资源和存储资源；在多普勒域处理中，因为采用了与chirp-z变换结合的多普勒滤波器组，所以要在传统动目标检测处理后加入chirp-z变换处理，会使得处理时间延长，为了满足雷达数据处理的实时性，需要保证在一个相参处理周期内处理完成。
发明内容
本发明的目的在于针对现有技术的不足，提出了一种基于FPGA的动目标雷达散射截面高精度测量的实现方法，在距离域对传统的频域脉冲压缩硬件结构进行改进，提出一种基于缓存的频域脉冲压缩硬件结构，只使用一个乘法器就可以实现背景技术中所述的理论方法，同时在多普勒域提出一种动目标检测与chirp-z变换结合的新的硬件结构。本发明模块结构清晰，IP核复用度高，硬件结构简单，测量精度高，处理速度快，系统实时性高，系统功耗较低。
本发明的技术方案是：
雷达向待测动目标发射线性调频信号s(t)，s(t)表示为如下公式1：
其中，Tp为脉冲宽度，fc为载波频率，K为调频率(B为信号的带宽)，采样频率为fs(fs≥1.2B)，表示为如下公式2：
一个相参处理周期重复发送的脉冲数目为M，脉冲重复周期(PRT)为T，待测动目标的最大尺寸为D，将雷达和待测动目标布置在一个中间无遮挡的外场环境，雷达和待测动目标之间的距离至少为雷达远场测试条件Rmin(Rmin≥2fcD2/c,c为光速)，最大为雷达最大不模糊距离Rmax(Rmax＝(T-Tp)×c/2,c为光速)，待测动目标在雷达波束范围内以速度v背向雷达运动。如图1所示，FPGA信号处理部分主要包括频域脉冲压缩模块，恒虚警检测模块，取模模块，求最大值模块，乒乓转置缓存模块，动目标检测(MTD)模块和chirp-z变换模块。具体包括如下步骤：
a.频域脉冲压缩模块的功能是对回波进行脉冲压缩处理，先将回波和其具有时移的匹配函数二者的傅里叶变换结果相乘，再将乘积进行傅里叶逆变换，然后比较一个相参处理周期中第一个脉冲重复周期的回波模值，得到最大模值对应的最优匹配函数，该相参处理周期之后的所有脉冲重复周期的回波均和该最优匹配函数做脉冲压缩。频域脉冲压缩模块如图2所示，主要由FFT模块，匹配函数输出选择模块，FFT输出选择缓存模块，复数乘法器模块，取模模块，求最大值模块，IFFT模块和IFFT输出选择缓存模块构成。具体实现步骤如下：
a1.FFT模块的功能是对回波进行傅里叶变换。FFT模块的输入数据为采样到的雷达回波数据，使用FPGA片内的FFT IP核实现。设置FFT的处理点数(ceil表示朝正无穷大方向取整)，FFT IP核的工作时钟频率设为采样频率fs，选择流水线型结构，并选择逆序输出以减少输出延迟时间，控制IP核的输入信号将IP核的工作模式配置为FFT。
a2.匹配函数输出选择模块的功能是输出选定的匹配函数系数的傅里叶变换结果。匹配函数输出选择模块使用FPGA的一块片内单端口ROM IP核实现，具体实现步骤如下：
(1)对匹配函数进行预处理。将线性调频信号s(t)的匹配函数h(t)的时移τ等分成τdiv份，得到τdiv个匹配函数其对应的匹配函数序号为1～τdiv，表示为如下公式3：
将这τdiv个匹配函数通过MATLAB做nfft点FFT，量化后依次存储到FPGA的一块片内单端口ROM IP核中，ROM深度设置为τdiv×nfft。
(2)在匹配函数输出选择模块收到FFT输出选择缓存模块的写完成脉冲信号时，开始判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，则将存储在ROM IP核中的τdiv个匹配函数的系数依次读取出来，并延迟若干时钟周期与FFT输出选择缓存模块的输出数据对齐，再送到复数乘法器模块；如果不是，则根据步骤a8求最大值模块得到的最优匹配函数的序号，选择对应的ROM IP核的读地址范围，读出对应的匹配函数的系数，再送到复数乘法器模块。
a3.FFT输出选择缓存模块的功能是将回波的傅里叶变换结果进行缓存，再通过判断，只读出一次或者重复读出。FFT输出选择缓存模块的输入数据来自FFT模块，FFT输出选择缓存模块使用一块深度为nfft的片内简单双端口RAM IP核实现。具体实现方法如下：
将频域脉冲压缩的FFT模块输出的数据，以其输出的对应下标信号作为写地址，输出有效指示信号作为写使能信号，写到一块简单双端口RAM IP核中。写完成时产生一个写完成脉冲信号，给到匹配函数输出选择模块。写完成的同时判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，将简单双端口RAM IP核中的数据按顺序重复读出来τdiv次；如果不是，将简单双端口RAM IP核中的数据只读出来1次。最后将读出来的数据送到复数乘法器模块。
a4.复数乘法器模块的功能是进行复数乘法运算。复数乘法器模块的两路输入数据分别来自匹配函数输出选择模块和FFT输出选择缓存模块，使用FPGA片内的一个复数乘法器IP核实现。
a5.IFFT模块的功能是对回波进行傅里叶变换。IFFT模块的输入数据来自复数乘法器模块，使用FPGA片内的FFT IP核实现。设置IFFT的处理点数为nfft，FFT IP核的工作时钟频率设为采样频率fs，选择流水线型结构，并选择逆序输出以减少输出延迟时间，控制IP核的输入信号将IP核的工作模式配置为IFFT。
a6.IFFT输出选择缓存模块的功能是将频域脉冲压缩结果进行缓存，再将最优匹配函数对应的频域脉冲压缩结果读取出来。IFFT输出选择缓存模块的输入数据来自IFFT模块，使用FPGA片内的τdiv块深度为nfft的简单双端口RAM IP核实现。具体实现方法如下：
(1)向简单双端口RAM IP核中写入数据时，先判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，将IFFT输出数据依次写入τdiv块简单双端口RAMIP核中；如果不是，默认将IFFT输出数据写入其中一块固定简单双端口RAM IP核中。
(2)写完成后，将步骤a8中求最大值模块输出的最优匹配函数序号Hn_max的指示信号作为开始读取的控制信号。读取时先判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，再判断最优匹配函数序号Hn_max，选择与其对应的简单双端口RAMIP核，并将其中存储的IFFT输出数据读取出来；如果不是，直接将默认简单双端口RAMIP核中存储的IFFT输出数据读出来。
a7.取模模块的功能是计算回波数据的模值。取模模块的输入数据来自IFFT模块，取模模块完成如下公式4的运算：
其中，real表示回波数据的实部，imag表示回波数据的虚部，result表示计算出的回波数据的模值，硬件结构如图3所示，使用FPGA片内的乘法器IP核，加法器IP核和平方根IP核实现。
a8.求最大值模块的功能是比较回波数据的模值大小。求最大值模块的输入数据来自取模模块，该模块输出一个相参处理周期中第一个脉冲的回波最大模值对应的距离单元序号max_cell_index1和匹配函数序号Hn_max及其指示信号。具体实现方法如下：
(1)判断处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，就比较进入该模块的前后两个数据的大小，否则不进行比较。
(2)在处理一个相参处理周期中第M个脉冲的回波数据时将存储最大值的寄存器清零。
b.恒虚警检测模块的功能是设定检测门限，使在虚警概率和其他条件保持不变的情况下目标检测概率最大。恒虚警检测模块的输入数据来自步骤a7取模模块，当判定不存在目标时，通知频域脉冲压缩模块的所有下级模块使能拉低，频域脉冲压缩模块等待处理下一个相参处理周期的回波数据。恒虚警检测模块结构如图4所示，本发明采用均值算法实现，主要包括加法模块、三个延时模块(latency_a、latency_b、latency_c)，门限计算模块、判决模块,具体实现步骤如下：
b1.加法模块的功能是执行运算A+B-C，其中A、B、C均为无符号数。加法模块使用FPGA片内的一个加法器IP核和一个减法器IP核串联实现。
b2.延时模块的功能是进行相应的延时。三个延时模块使用FPGA片内的移位寄存器IP核实现，设置延时模块a(latency_a)的移位寄存器IP核的深度等于参考单元的数目；延时模块b(latency_b)的移位寄存器IP核的深度等于保护单元的数目；延时模块c(latency_c)的移位寄存器IP核的深度等于保护单元数目的2倍加参考单元的数目再加1。
b3.门限计算模块的功能是计算门限阈值。门限计算模块使用FPGA片内的一个加法器IP核和一个移位寄存器IP核和一个乘法器IP核实现。先用加法器IP核计算左窗和右窗的和，再用移位寄存器IP核计算参考单元的均值，最后用乘法器IP核计算参考单元的均值与门限系数的乘积。
b4.判决模块的功能是判决是否检测到目标。判决模块主要是一个比较器，比较门限计算模块的输出结果和检测单元的大小，若检测单元小于门限值，则判定不存在目标。
c.乒乓转置缓存模块的功能是乒乓缓存两个相参处理周期的数据，按照距离域的顺序存入，转置成多普勒域的顺序输出。乒乓转置缓存模块的输入为上级频域脉冲压缩模块的输出数据，如图5所示，主要包括乒乓转置控制模块，RAM1模块和RAM2模块。本发明采用按行写入，依列读出的方式。在片内RAM资源满足的情况下，选用两片片内简单双端口RAMIP核，设置RAM IP核的位宽width＝log2M+log2N，深度其中N为每个脉冲重复周期的采样点数，N＝(T-Tp)×fs。每片RAM IP核的高log2M位为行地址，低log2N位为列地址。具体实现步骤如下：
c1.在写操作过程中，将M×N个数据全部写到其中一块RAM(假设是RAM1)中，此过程中，列地址计数器先进行计数，当列地址计数器记得的值等于N-1时，行地址计数器加一，直到行地址计数器记得的值等于M-1。写完成后触发读操作，下一个相参处理周期的M×N个数据会被写到另一块RAM(假设是RAM2)中，循环如上操作。
c2.在读操作过程中，先从RAM1中读取数据，行地址计数器先进行计数，当行地址计数器记得的值等于M-1时，列地址计数器加一，直到列地址计数器记得的值等于N-1。然后从RAM2中读取下一个相参处理周期的M×N个数据，循环如上操作。乒乓转置控制模块在读操作过程中，当读操作过程中的列地址等于max_cell_index1时，将其对应列的M个数据单独读取出来，送到chirp-z变换模块。
d.动目标检测模块的功能是通过FFT算法实现的多普勒滤波器组，对相参回波脉冲串进行匹配滤波，实现对回波的相参积累。动目标检测模块的输入数据来自乒乓转置缓存模块，该模块使用FPGA片内的FFT IP核实现，FFT的处理点数设置为M，FFT IP核的工作时钟设为fs，选择流水线型结构，并选择顺序输出，控制IP核的输入信号，使其处理连续的数据流。
e.将动目标检测模块的输出数据进行取模处理，具体方法同步骤a7。
f.比较步骤e中取模模块输出的前后两个数据的大小，求出一个相参处理周期回波最大幅值所对应的脉冲重复周期序号max_PRT_index。
g.chirp-z模块的功能是对相参回波脉冲串进行chirp-z变换，提高频率分析精度。如图6所示chirp-z模块由1个FFT模块,1个IFFT模块，1个复数乘法器模块和3个DDS(直接数字式频率合成器)模块构成，其中复数乘法器进行资源复用，即实际只用了1个复数乘法器；FFT1模块与IFFT模块资源复用，即实际只使用了1个FFT模块和1个IFFT模块。
g1.DDS模块的功能是产生对应参数的线性调频信号，如图7所示，DDS模块主要由频率控制，相位地址发生器，正余弦查找表组成。在系统时钟clk_sys(系统时钟频率fsys_clk等于采样频率fs)的控制下，频率控制字K'(n)控制相位地址发生器产生w1位(2w1为ROM的存储深度)地址信号p(n)，将w1位地址信号p(n)送到正余弦查找表，输出w2比特(w2为ROM位宽)的幅度数据A(n)。
相位地址发生器如图8所示，由计数器和累加器并联组成。三个DDS模块的参数K'0和△K'按照如下步骤确定：
(1)事先将和的值存到FPGA内，其中M1为chirp-z变换细化点数；
(2)对于DDS1模块，调用一个FPGA片内的乘法器IP核，计算出DDS_cof1与(max_PRT_index-2)的乘积，得到参数K'01；△K'1＝DDS_cof2。
(3)对于DDS2模块，K'02＝0；△K′2＝-DDS_cof2。
(4)对于DDS3模块，K'03＝0；△K′3＝DDS_cof2
g2.FFT1模块和FFT2模块的功能是对数据进行傅里叶变换，均使用FPGA片内的FFTIP核实现，处理点数设置为L1(L1为等于2的正整数次幂的最小值，满足L1≥M+M1-1)，工作时钟设为fs，选择流水线型结构，并选择顺序输出。
g3.复数乘法器模块的功能是进行复数乘法运算，依次计算步骤g1，g2中回波和DDS1模块的乘积，FFT1模块和FFT2模块的乘积，IFFT模块(FFT1模块)和DDS3模块的乘积。复数乘法器模块具体实现方法如步骤a4所示。
h.将chirp-z模块的输出数据送到取模模块中，求取模值，具体实现方法如步骤a7所示。
i.将求取模值后的数据送到求最值模块，最大值寄存器初始值为“0”，每个相参处理周期清零一次，比较求取模值后的数据和最大值寄存器中的数据，将最大值更新到最大值寄存器中，直至L1个数据比较完成，得到最大幅值Yr。
j.计算待测动目标的RCS，即σ的值，硬件结构如图9所示，具体实现方法如下：
j1.事先将和的值存到FPGA内，其中，c为光速，Y0和R0为在暗室环境中雷达与金属标定体的距离和接收机幅度值，σ0为金属标定体的RCS值。
j2.调用FPGA内部的乘法器和加法器IP核计算出动目标距离雷达的精确距离Rr的值,Rr＝rcs_cof1×(max_cell_index1×τdiv+Hn_max-1)，其中max_cell_index1和Hn_max分别为步骤a8中一个相参处理周期中第一个脉冲的回波最大模值对应的距离单元序号和匹配函数序号。
j3.调用FPGA内部的乘法器IP核计算出待测动目标的RCS，
本发明的有益效果：
本发明在距离域设计了一种基于缓存的频域脉冲压缩硬件结构，结构简单，相比传统的的频域脉冲压缩的硬件结构加入了缓存模块，最终只使用一个乘法器就实现了背景技术中所述的理论方法，大大减少了乘法器资源的使用；在多普勒域提出一种动目标检测与chirp-z变换结合的新的硬件结构，同时保证系统的实时性。相对传统的RCS测量技术，本发明选用FPGA平台来实现，所设计的信号处理系统模块结构清晰，IP核复用度高，硬件结构简单，测量精度高，处理速度快，系统实时性高，系统功耗较低。
附图说明
图1为本发明的总流程示意图；
图2为本发明的频域脉冲压缩模块结构框图；
图3为本发明的取模模块结构框图；
图4为本发明的恒虚警检测模块结构框图；
图5为本发明的乒乓转置缓存模块结构框图；
图6为本发明的chirp-z变换模块结构框图；
图7为本发明的DDS模块结构框图；
图8为本发明的相位地址发生器模块结构框图；
图9为本发明的计算RCS模块结构框图。
具体实施方式
待测动目标为最大尺寸D等于5m的车辆，雷达向待测动目标发射线性调频信号s(t)，s(t)如公式1所示，其中，脉冲宽度Tp等于9us，载波频率fc等于35GHz，带宽B等于8MHz，调频率K等于8.89×1011，采样频率fs等于10MHz，一个相参处理周期重复发送的脉冲数目M等于64，脉冲重复周期(PRT)T等于60us。将雷达和待测动目标布置在一个中间无遮挡的外场环境，雷达和待测动目标之间的距离在6200m附近，待测动目标在雷达波束范围内以速度v等于10m/s背向雷达运动。如图1所示，FPGA信号处理部分主要包括频域脉冲压缩模块，恒虚警检测模块，取模模块，求最大值模块，乒乓转置缓存模块，动目标检测(MTD)模块和chirp-z变换模块。具体包括如下步骤：
a.频域脉冲压缩模块的功能是对回波进行脉冲压缩处理，先将回波和其具有时移的匹配函数二者的傅里叶变换结果相乘，再将乘积进行傅里叶逆变换，然后比较一个相参处理周期中第一个脉冲重复周期的回波模值，得到最大模值对应的最优匹配函数，该相参处理周期之后的所有脉冲重复周期的回波均和该最优匹配函数做脉冲压缩。频域脉冲压缩模块对回波进行脉冲压缩处理，频域脉冲压缩模块如图2所示，主要由FFT模块，匹配函数输出选择模块，FFT输出选择缓存模块，复数乘法器模块，取模模块，求最大值模块，IFFT模块和IFFT输出选择缓存模块构成。具体实现步骤如下：
a1.FFT模块的功能是对回波进行傅里叶变换。FFT模块的输入数据为采样到的雷达回波数据，使用FPGA片内的FFT IP核实现。设置FFT的处理点数nfft＝512，FFT IP核的工作时钟频率设为采样频率fs，选择流水线型结构，并选择逆序输出以减少输出延迟时间，控制IP核的输入信号将IP核的工作模式配置为FFT。
a2.匹配函数输出选择模块的功能是输出选定的匹配函数系数的傅里叶变换结果。匹配函数输出选择模块使用FPGA的一块片内单端口ROM IP核实现，具体实现步骤如下：
(1)对匹配函数进行预处理。将线性调频信号s(t)的匹配函数h(t)的时移τ等分成4份，得到如下4个匹配函数：
将这4个匹配函数通过MATLAB做512点FFT，量化后依次存储到FPGA的一块片内单端口ROM IP核中，ROM深度设置为2048。
(2)在匹配函数输出选择模块收到FFT输出选择缓存模块的写完成脉冲信号时，开始判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，则将存储在ROM IP核中的4个匹配函数的系数依次读取出来，并延迟若干时钟周期与FFT输出选择缓存模块的输出数据对齐，再送到复数乘法器模块；如果不是，则根据步骤a8求最大值模块得到的最优匹配函数的序号，选择对应的ROM IP核的读地址范围，读出对应的匹配函数的系数，再送到复数乘法器模块。
a3.FFT输出选择缓存模块的功能是将回波的傅里叶变换结果进行缓存，再通过判断，只读出一次或者重复读出。FFT输出选择缓存模块的输入数据来自FFT模块，FFT输出选择缓存模块使用一块深度为512的片内简单双端口RAM IP核实现。具体实现方法如下：
将频域脉冲压缩的FFT模块输出的数据，以其输出的对应下标信号作为写地址，输出有效指示信号作为写使能信号，写到一块简单双端口RAM IP核中。写完成时产生一个写完成脉冲信号，给到匹配函数输出选择模块。写完成的同时判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，将简单双端口RAM IP核中的数据按顺序重复读出来4次；如果不是，将简单双端口RAM IP核中的数据只读出来1次。最后将读出来的数据送到复数乘法器模块。
a4.复数乘法器模块的功能是进行复数乘法运算。复数乘法器模块的两路输入数据分别来自匹配函数输出选择模块和FFT输出选择缓存模块，使用FPGA片内的一个复数乘法器IP核实现。
a5.IFFT模块的功能是对回波进行傅里叶变换。IFFT模块的输入数据来自复数乘法器模块，使用FPGA片内的FFT IP核实现。设置IFFT的处理点数为512，FFT IP核的工作时钟频率设为采样频率fs，选择流水线型结构，并选择逆序输出以减少输出延迟时间，控制IP核的输入信号将IP核的工作模式配置为IFFT。
a6.IFFT输出选择缓存模块的功能是将频域脉冲压缩结果进行缓存，再将最优匹配函数对应的频域脉冲压缩结果读取出来。IFFT输出选择缓存模块的输入数据来自IFFT模块，使用FPGA片内的4块深度为512的简单双端口RAM IP核实现。具体实现方法如下：
(1)向简单双端口RAM IP核中写入数据时，先判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，将IFFT输出数据依次写入4块简单双端口RAM IP核中；如果不是，默认将IFFT输出数据写入其中一块固定简单双端口RAM IP核中。
(2)写完成后，将步骤a8中求最大值模块输出的最优匹配函数序号Hn_max的指示信号作为开始读取的控制信号。读取时先判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，再判断最优匹配函数序号Hn_max，选择与其对应的简单双端口RAMIP核，并将其中存储的IFFT输出数据读取出来；如果不是，直接将默认简单双端口RAMIP核中存储的IFFT输出数据读出来。
a7.取模模块的功能是计算回波数据的模值。取模模块的输入数据来自IFFT模块，取模模块完成公式4的运算，硬件结构如图3所示，使用FPGA片内的乘法器IP核，加法器IP核和平方根IP核实现。
a8.求最大值模块的功能是比较回波数据的模值大小。求最大值模块的输入数据来自取模模块，该模块输出一个相参处理周期中第一个脉冲的回波最大模值对应的距离单元序号max_cell_index1等于412，匹配函数序号Hn_max等于4，及匹配函数序号指示信号。具体实现方法如下：
(1)判断处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，就比较进入该模块的前后两个数据的大小，否则不进行比较。
(2)在处理一个相参处理周期中第64个脉冲的回波数据时将存储最大值的寄存器清零。
b.恒虚警检测模块的功能是设定检测门限，使在虚警概率和其他条件保持不变的情况下目标检测概率最大。恒虚警检测模块的输入数据来自步骤a7取模模块，当判定不存在目标时，通知频域脉冲压缩模块的所有下级模块使能拉低，频域脉冲压缩模块等待处理下一个相参处理周期的回波数据。恒虚警检测模块结构如图4所示，本发明采用均值算法实现，主要包括加法模块、三个延时模块(latency_a、latency_b、latency_c)，门限计算模块、判决模块,具体实现步骤如下：
b1.加法模块的功能是执行运算A+B-C，其中A、B、C均为无符号数。加法模块使用FPGA片内的一个加法器IP核和一个减法器IP核串联实现。
b2.延时模块的功能是进行相应的延时。三个延时模块使用FPGA片内的移位寄存器IP核实现，设置延时模块a(latency_a)的移位寄存器IP核的深度等于16；延时模块b(latency_b)的移位寄存器IP核的深度等于8；延时模块c(latency_c)的移位寄存器IP核的深度等于33。
b3.门限计算模块的功能是计算门限阈值。门限计算模块使用FPGA片内的一个加法器IP核和一个移位寄存器IP核和一个乘法器IP核实现。先用加法器IP核计算左窗和右窗的和，再用移位寄存器IP核计算参考单元的均值，最后用乘法器IP核计算参考单元的均值与门限系数的乘积。
b4.判决模块的功能是判决是否检测到目标。判决模块主要是一个比较器，比较门限计算模块的输出结果和检测单元的大小，若检测单元小于门限值，则判定不存在目标。
c.乒乓转置缓存模块的功能是乒乓缓存两个相参处理周期的数据，按照距离域的顺序存入，转置成多普勒域的顺序输出。乒乓转置缓存模块的输入为上级频域脉冲压缩模块的输出数据，如图5所示，主要包括乒乓转置控制模块，RAM1模块和RAM2模块。本发明采用按行写入，依列读出的方式。在片内RAM资源满足的情况下，选用两片片内简单双端口RAMIP核，设置RAM IP核的位宽width＝15，深度depth＝215。每片RAM IP核的高6位为行地址，低9位为列地址。具体实现步骤如下：
c1.在写操作过程中，将64×510个数据全部写到其中一块RAM1中，此过程中，列地址计数器先进行计数，当列地址计数器记得的值等于509时，行地址计数器加一，直到行地址计数器记得的值等于63。写完成后触发读操作，下一个相参处理周期的64×510个数据会被写到另一块RAM2中，循环如上操作。
c2.在读操作过程中，先从RAM1中读取数据，行地址计数器先进行计数，当行地址计数器记得的值等于509时，列地址计数器加一，直到列地址计数器记得的值等于63。然后从RAM2中读取下一个相参处理周期的64×510个数据，循环如上操作。乒乓转置控制模块在读操作过程中，当读操作过程中的列地址等于412时，将其对应列的64个数据单独读取出来，送到chirp-z变换模块。
d.动目标检测模块的功能是通过FFT算法实现的多普勒滤波器组，对相参回波脉冲串进行匹配滤波，实现对回波的相参积累。动目标检测模块的输入数据来自乒乓转置缓存模块，该模块使用FPGA片内的FFT IP核实现，FFT的处理点数设置为64，FFT IP核的工作时钟设为fs，选择流水线型结构，并选择顺序输出，控制IP核的输入信号，使其处理连续的数据流。
e.将动目标检测模块的输出数据进行取模处理，具体方法同步骤a7。
f.比较步骤e中取模模块输出的前后两个数据的大小，求出一个相参处理周期回波最大幅值所对应的脉冲重复周期序号max_PRT_index等于56。
g.chirp-z模块的功能是对相参回波脉冲串进行chirp-z变换，提高频率分析精度。如图6所示chirp-z模块由1个FFT模块,1个IFFT模块，1个复数乘法器模块和3个DDS(直接数字式频率合成器)模块构成，其中复数乘法器进行资源复用，即实际只用了1个复数乘法器；FFT1模块与IFFT模块资源复用，即实际只使用了1个FFT模块和1个IFFT模块。
g1.DDS模块的功能是产生对应参数的线性调频信号，如图7所示，DDS模块主要由频率控制，相位地址发生器，正余弦查找表组成。在系统时钟clk_sys(系统时钟频率fsys_clk等于采样频率fs)的控制下，频率控制字K'(n)控制相位地址发生器产生12位(212为ROM的存储深度)地址信号p(n)，将12位地址信号p(n)送到正余弦查找表，输出16比特的幅度数据A(n)。相位地址发生器如图8所示，由计数器和累加器并联组成。三个DDS模块的参数K'0和△K'按照如下步骤确定：
(1)事先将DDS_cof1＝-1.0836×108和DDS_cof2＝-3.44×1017存到FPGA内；
(2)对于DDS1模块，调用一个FPGA片内的乘法器IP核，计算出DDS_cof1与(max_PRT_index-2)的乘积，得到参数K'01；△K'1＝DDS_cof2。
(3)对于DDS2模块，K'02＝0；△K′2＝3.44×1017。
(4)对于DDS3模块，K'03＝0；△K′3＝-3.44×1017
g2.FFT1模块和FFT2模块的功能是对数据进行傅里叶变换，均使用FPGA片内的FFTIP核实现，处理点数设置为128，工作时钟设为fs，选择流水线型结构，并选择顺序输出。
g3.复数乘法器模块的功能是进行复数乘法运算，依次计算步骤g1，g2中回波和DDS1模块的乘积，FFT1模块和FFT2模块的乘积，IFFT模块(FFT1模块)和DDS3模块的乘积。复数乘法器模块具体实现方法如步骤a4所示。
h.将chirp-z模块的输出数据送到取模模块中，求取模值，具体实现方法如步骤a7所示。
i.将求取模值后的数据送到求最值模块，最大值寄存器初始值为“0”，每个相参处理周期清零一次，比较求取模值后的数据和最大值寄存器中的数据，将最大值更新到最大值寄存器中，直至128个数据比较完成，得到最大幅值Yr等于9.33×10-2。
j.计算待测动目标的RCS，即σ的值，硬件结构如图9所示，具体实现方法如下：
j1.事先将rcs_cof1的值3.75和rcs_cof2的值2.7062×10-12存到FPGA内；
j2.调用FPGA内部的乘法器和加法器IP核计算出目标距离雷达的精确距离Rr＝6191.25m。
j3.调用FPGA内部的乘法器IP核计算出待测动目标的RCS，σ＝34.6134m2。
Claims (1)
1.一种基于FPGA的动目标雷达散射截面测量方法，设定雷达向待测动目标发射线性调频信号s(t)为：
其中，Tp为脉冲宽度，fc为载波频率，K为调频率，B为信号的带宽，采样频率为fs，fs≥1.2B，为：
在一个相参处理周期重复发送的脉冲数目为M，脉冲重复周期为T，待测动目标的最大尺寸为D，将雷达和待测动目标布置在一个中间无遮挡的外场环境，雷达和待测动目标之间的距离至少为雷达远场测试条件Rmin，Rmin≥2fcD2/c,c为光速，雷达和待测动目标之间的最大距离为雷达最大不模糊距离Rmax，Rmax＝(T-Tp)×c/2，c为光速，待测动目标在雷达波束范围内以速度v背向雷达运动，获取到雷达回波数据后，其特征在于，采用FPGA实现动目标雷达散射截面测量，具体包括：
a、采用频域脉冲压缩模块对回波数据进行脉冲压缩处理，所述频域脉冲压缩模块包括FFT模块、匹配函数输出选择模块、FFT输出选择缓存模块、复数乘法器模块、取模模块、求最大值模块、IFFT模块和IFFT输出选择缓存模块；其中，
所述FFT模块用于接收采样到的雷达回波数据，将回波数据经过FFT后输出到FFT输出选择缓存模块；FFT模块采用FPGA片内的FFT IP核实现，设置FFT的处理点数ceil表示朝正无穷大方向取整，FFTIP核的工作时钟频率设为采样频率fs，选择流水线型结构，并选择逆序输出以减少输出延迟时间；
所述FFT输出选择缓存模块用于将频域脉冲压缩的FFT模块输出的数据，以其输出的对应下标信号作为写地址，输出有效指示信号作为写使能信号，写到一块简单双端口RAM IP核中，在写完成时产生一个写完成脉冲信号，并发送到匹配函数输出选择模块；写完成的同时判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，将简单双端口RAM IP核中的数据按顺序重复读出来τdiv次；如果不是，将简单双端口RAM IP核中的数据只读出来1次，最后将读出来的数据送到复数乘法器模块；
所述匹配函数输出选择模块用于在收到FFT输出选择缓存模块的写完成脉冲信号时，判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，则将存储在ROM IP核中的τdiv个匹配函数的系数依次读取出来，并延迟若干时钟周期与FFT输出选择缓存模块的输出数据对齐，再送到复数乘法器模块；如果不是，则根据求最大值模块得到的最优匹配函数的序号，选择对应的ROM IP核的读地址范围，读出对应的匹配函数的系数，再送到复数乘法器模块；所述存储在ROM IP核中的τdiv个匹配函数的系数为：
将线性调频信号s(t)的匹配函数h(t)的时移τ等分成τdiv份，得到τdiv个匹配函数其对应的匹配函数序号为1～τdiv，为：
将这τdiv个匹配函数通过MATLAB做nfft点FFT，量化后依次存储到FPGA的一块片内单端口ROM IP核中，ROM深度设置为τdiv×nfft；
所述复数乘法器模块的两路输入数据分别来自匹配函数输出选择模块和FFT输出选择缓存模块，经过乘法处理后输出到IFFT模块；
所述IFFT模块用于对输入的数据进行IFFT，IFFT模块使用FPGA片内的FFT IP核实现；设置IFFT的处理点数为nfft，FFT IP核的工作时钟频率设为采样频率fs，选择流水线型结构，并选择逆序输出以减少输出延迟时间；
所述取模模块的输入数据来自IFFT模块，取模模块完成如下运算：
其中，real表示回波数据的实部，imag表示回波数据的虚部，result表示计算出的回波数据的模值，取模模块使用FPGA片内的乘法器IP核，加法器IP核和平方根IP核实现；
所述求最大值模块的输入数据来自取模模块，求最大值模块输出一个相参处理周期中第一个脉冲的回波最大模值对应的距离单元序号max_cell_index1和匹配函数序号Hn_max及其指示信号，具体包括：判断处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，就比较进入该模块的前后两个数据的大小，否则不进行比较；在处理一个相参处理周期中第M个脉冲的回波数据时将存储最大值的寄存器清零；
所述IFFT输出选择缓存模块的输入数据来自IFFT模块，IFFT输出选择缓存模块使用FPGA片内的τdiv块深度为nfft的简单双端口RAM IP核实现：
向简单双端口RAM IP核中写入数据时，先判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，将IFFT输出数据依次写入τdiv块简单双端口RAM IP核中；如果不是，默认将IFFT输出数据写入其中一块固定简单双端口RAM IP核中；
写完成后，根据最大值模块输出的最优匹配函数序号Hn_max的指示信号作为开始读取的控制信号，读取时先判断此时处理的是否是一个相参处理周期中第一个脉冲的回波数据，如果是，再判断最优匹配函数序号Hn_max，选择与其对应的简单双端口RAM IP核，并将其中存储的IFFT输出数据读取出来；如果不是，直接将默认简单双端口RAM IP核中存储的IFFT输出数据读出来；
IFFT输出选择缓存模块的输出为频域脉冲压缩模块的输出；
b、采用恒虚警检测模块对步骤a中的数据进行检测，具体为根据步骤a中取模模块获得的回波数据的模值对目标进行判断，判定不存在目标时，通知频域脉冲压缩模块的所有下级模块使能拉低，重复步骤a处理下一个相参处理周期的回波数据；否则进入步骤c；
c、采用乒乓转置缓存模块对频域脉冲压缩模块输出的数据进行处理，所述乒乓转置缓存模块包括乒乓转置控制模块、RAM1模块和RAM2模块，采用按行写入，依列读出的方式，选用两片片内简单双端口RAM IP核，设置RAM IP核的位宽width＝log2 M+log2 N，深度其中N为每个脉冲重复周期的采样点数，N＝(T-Tp)×fs，每片RAMIP核的高log2 M位为行地址，低log2 N位为列地址，则对频域脉冲压缩模块输出的数据进行处理的方法为：
c1、在写操作过程中，将M×N个数据全部写到其中一块RAM中，此过程中，列地址计数器先进行计数，当列地址计数器记得的值等于N-1时，行地址计数器加一，直到行地址计数器记得的值等于M-1，写完成后触发读操作，下一个相参处理周期的M×N个数据会被写到另一块RAM中，循环如上操作；
c2、在读操作过程中，先从RAM1中读取数据，行地址计数器先进行计数，当行地址计数器记得的值等于M-1时，列地址计数器加一，直到列地址计数器记得的值等于N-1，然后从RAM2中读取下一个相参处理周期的M×N个数据，循环如上操作；乒乓转置控制模块在读操作过程中，当读操作过程中的列地址等于第一个脉冲的回波最大模值对应的距离单元序号max_cell_index1时，将其对应列的M个数据单独读取出来，送到chirp-z变换模块，所述chirp-z变换模块包括1个FFT模块、1个IFFT模块、1个复数乘法器模块和3个直接数字式频率合成器，其中FFT模块、IFFT模块、复数乘法器模块与步骤a中频域脉冲压缩模块中的相同模块进行复用；
d、采用动目标检测模块读取乒乓转置缓存模块中的数据，所述动目标检测模块用于对相参回波脉冲串进行匹配滤波，实现对回波的相参积累；
e、将动目标检测模块的输出数据进行取模处理，取模方式同步骤a中取模模块；
f、比较步骤e中取模模块输出的前后两个数据的大小，求出一个相参处理周期回波最大幅值所对应的脉冲重复周期序号max_PRT_index；
g、根据获得的脉冲重复周期序号max_PRT_index，获取chirp-z变换模块中直接数字式频率合成器的参数，设3个直接数字式频率合成器的参数为K'0和△K'，具体方法为：
将参数和的值预存到FPGA内；
其中，2w1为ROM的存储深度，fsys_clk为系统时钟频率；
对第一个直接数字式频率合成器：
计算出DDS_cof1与(max_PRT_index-2)的乘积，得到参数K'01；△K'1＝DDS_cof2；
对第二个直接数字式频率合成器：
K'02＝0；△K′2＝-DDS_cof2；
对第三个直接数字式频率合成器：
K'03＝0；△K′3＝DDS_cof2；
chirp-z变换模块根据获得的参数，对乒乓转置缓存模块输入的数据进行处理；
h、将chirp-z模块的输出数据送到取模模块中，求取模值，取模方式同步骤a中取模模块；
i、将求取模值后的数据送到求最值模块，最大值寄存器初始值为“0”，每个相参处理周期清零一次，比较求取模值后的数据和最大值寄存器中的数据，将最大值更新到最大值寄存器中，直至L1个数据比较完成，得到最大幅值Yr；
j、根据获得的最大幅值Yr计算待测动目标的雷达散射截面，即σ的值，具体为：
j1、将参数和的值预存到FPGA内，其中，c为光速，Y0为接收机幅度值，R0为在暗室环境中雷达与金属标定体的距离，σ0为金属标定体的RCS值；
j2、调用FPGA内部的乘法器和加法器IP核计算出动目标距离雷达的精确距离Rr的值,Rr＝rcs_cof1×(max_cell_index1×τdiv+Hn_max-1)，其中max_cell_index1和Hn_max分别为步骤a中一个相参处理周期中第一个脉冲的回波最大模值对应的距离单元序号和匹配函数序号；
j3、调用FPGA内部的乘法器IP核计算出待测动目标的雷达散射截面：
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