CN112349326A - 存储器装置 - Google Patents
存储器装置 Download PDFInfo
- Publication number
- CN112349326A CN112349326A CN201910804993.0A CN201910804993A CN112349326A CN 112349326 A CN112349326 A CN 112349326A CN 201910804993 A CN201910804993 A CN 201910804993A CN 112349326 A CN112349326 A CN 112349326A
- Authority
- CN
- China
- Prior art keywords
- signals
- value
- signal
- memory device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000013528 artificial neural network Methods 0.000 description 7
- 210000004027 cell Anatomy 0.000 description 5
- 238000013473 artificial intelligence Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000010801 machine learning Methods 0.000 description 2
- 210000000225 synapse Anatomy 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Mathematical Physics (AREA)
- Human Computer Interaction (AREA)
- Biophysics (AREA)
- Biomedical Technology (AREA)
- Life Sciences & Earth Sciences (AREA)
- Health & Medical Sciences (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Computing Systems (AREA)
- Molecular Biology (AREA)
- General Health & Medical Sciences (AREA)
- Evolutionary Computation (AREA)
- Computational Linguistics (AREA)
- Neurology (AREA)
- Algebra (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Databases & Information Systems (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
本发明公开了一种存储器装置,包括一存储器控制器、一计算存储器以及一功能电路。计算存储器耦接至存储器控制器,且用以接收多个第一信号以输出多个第二信号,其中各第二信号具有一参数值,参数值为电压值或电流值。功能电路耦接至计算存储器,且用以指出这些第二信号中具有最大的参数值者或具有最小的参数值者。
Description
技术领域
本发明是有关于一种存储器装置。
背景技术
类神经网络(neural network)是一种具有学习、总结及归纳能力的系统。类神经网络被广泛地运用在机械学习(machine learning)、人工智能(artificialintelligence)等领域。然而,类神经网络的运算庞大,需要优秀的硬件支持。有鉴于此,通过具有高速运算能力的存储器来实现类神经网络是本领域的趋势。
发明内容
本发明实施例揭露一种存储器装置,包括一存储器控制器、一计算存储器以及一功能电路。计算存储器耦接至存储器控制器,且用以接收多个第一信号以输出多个第二信号,其中各第二信号具有一参数值,参数值为电压值或电流值。功能电路耦接至计算存储器,且用以指出这些第二信号中具有最大的参数值者或具有最小的参数值者。
为了对本发明的上述及其他方面有更佳的了解,下文特举实施例,并配合附图详细说明如下:
附图说明
图1绘示依据本发明一实施例的存储器装置的方块图。
图2绘示计算存储器的示意图。
图3绘示依据本发明一实施例的功能电路的方块图。
图4绘示依据本发明另一实施例的功能电路的方块图。
图5绘示依据本发明一实施例的选择单元的方块图。
【符号说明】
10:存储器装置
102:存储器控制器
104:计算存储器
106、306、406:功能电路
F1~Fn:第一信号
C11~Cmn:存储单元
S1~Sm:第二信号
3061-1~3061-m:子功能电路
3063-1~3063-m:比较单元
3065-1~3065-m:开关单元
3067-1~3067-m:闩锁单元
Ref:参考信号
M1~Mm:第一比较结果
WOR:控制信号
D1~Dk:结果信号
SEL1-1~SEL1-4、SEL2-1~SEL2-2、SEL3-1、50:选择单元
MUX:多任务器
CMP:比较器
IN1、IN2:信号
CTL:控制信号
OUT:输出信号
具体实施方式
请参照图1,图1绘示依据本发明一实施例的存储器装置的方块图。存储器装置10包括一存储器控制器102、一计算存储器104以及一功能电路106。存储器装置10可用以实现类神经网络中某些特定运算,例如卷积(convolution),以及分析运算结果以从中获取感兴趣的结果。
存储器控制器102耦接至计算存储器104以及功能电路106,用以控制计算存储器104以及功能电路106的操作。
计算存储器104可为非易失性存储器,例如,NAND型闪存(NAND Flash Memory)、NOR型闪存(NOR Flash Memory)及相变化存储器(Phase Change Memory)等。在一实施例中,计算存储器104包括多个存储单元C11~Cmn,其中m及n为正整数。各个存储单元可包括一电阻,各个电阻的电阻值代表一权重,可用以实现类神经网络中的突触(Synapse)。如图2所示,计算存储器104可用以接收多个第一信号F1~Fn,并依据此些第一信号F1~Fn及存储单元C11~Cmn所代表的权重输出多个第二信号S1~Sm,其中各个第二信号S1~Sm具有一参数值。在一实施例中,第二信号S1~Sm为电流信号,参数值为电流值。在另一实施例中,第二信号S1~Sm为电压信号,参数值为电压值。通过计算存储器104,可实现例如卷积(convolution)等的数学运算。
功能电路106用以接收第二信号S1~Sm,并从第二信号S1~Sm中指出具有最大的参数值或最小的参数值的第二信号。举例说,当第二信号S1~Sm为电流信号,功能电路106可用以指出第二信号S1~Sm中具有最大的电流值的第二信号或者具有最小的电流值的第二信号;当第二信号S1~Sm为电压信号,功能电路106可用以指出第二信号S1~Sm中具有最大的电压值的第二信号或者具有最小的电压值的第二信号。
请参照图3,图3绘示依据本发明一实施例的功能电路的方块图。功能电路306包括多个子功能电路3061-1~3061-m。各个子功能电路包括一比较单元、一开关单元以及一闩锁单元。对于各个子功能电路3061-k(其中k=1~m),比较单元3063-k的一第一输入端用以接收第二信号S1~Sm的其中之一(即第二信号Sk),比较单元3063-k的一第二输入端用以接收一参考信号Ref,比较单元3063-k的一输出端用以输出依据所接收的第二信号Sk及参考信号Ref产生的一第一比较结果Mk;开关单元3065-k的一第一端耦接至比较单元3063-k的输出端,开关单元3065-k的一控制端用以接收一控制信号WOR;闩锁单元3067-k的一第一端耦接至开关单元3065-k的一第二端,闩锁单元3067-k的一第二端用以输出一结果信号Dk。以子功能电路3061-1为例,比较单元3063-1的第一输入端为正输入端,比较单元3063-1的第二输入端为负输入端,当第二信号S1大于参考信号Ref时,比较单元3063-1输出的第一比较结果M1为「1」,即逻辑高电平(logical high),当第二信号S1不大于参考信号Ref时,比较单元3063-1输出的第一比较结果M1为「0」,即逻辑低电平(logical low);开关单元3065-1受控于控制信号WOR,控制信号WOR是依据所有的第一比较结果M1~Mm产生,当第一比较结果M1~Mm皆为「0」时,控制信号WOR为「1」,而开关单元3065-1导通,当有任一第一比较结果M1~Mm为「1」时,控制信号WOR为「0」,而开关单元3065-1关闭,闩锁单元3067-1可依据一频率信号将结果信号D1输出。其他的子功能电路3061-2~3061-m的操作可依此类推。
接下来说明功能电路306的原理。在本实施例中,第二信号S1~Sm为电压信号。参考信号Ref的电压值会小于等于一上限值且大于等于一下限值,上限值与下限值可根据第二信号S1~Sm的电压值的可能范围来决定。当有一组第二信号S1~Sm被输出至功能电路306时,参考信号Ref的电压值会由上限值开始往下限值逐步减少,直到有任一第一比较结果为「1」时,控制信号WOR由「1」转为「0」而使所有的开关单元3065-1~3065-m关闭,所有的第一比较结果M1~Mm被锁定在闩锁单元3067-1~3067-m中并依据频率信号被输出。以实际的例子来说,假设共有四个第二信号S1~S4(即m=4)分别为4V、5V、2V、3V,参考信号Ref的电压的上限值为6V且下限值为1V。当此组第二信号S1~S4被送入功能电路306后,参考信号Ref的电压会从6V开始往1V逐渐降低。在参考信号Ref的电压不小于5V之前,第一比较结果M1~M4皆为「0」,控制信号WOR为「1」。直到参考信号Ref的电压小于5V时,对应于第二信号S2(5V)的第一比较结果M2为「1」,控制信号WOR由「1」转为「0」而关闭所有开关单元3065-1~3065-4,而此时的第一比较结果M1~M4会被锁定在闩锁单元3067-1~3067-4中并作为结果信号D1~D4被输出。接收结果信号D1~D4的电路(未绘示)可依据结果信号D1~D4存取储存有第二信号S2的存储器地址来取得第二信号S2的值。
通过上述实施例的方式,功能电路306可有效地指出第二信号S1~Sm中的具有最大的参数值的第二信号。而在另一个实施例中,功能电路306经过一些改动后也可以用以指出第二信号S1~Sm中的具有最小的参数值的第二信号。举例来说,各比较单元3063-k的负输入端改为接收对应的第二信号,各比较单元3063-k的正输入端改为接收参考信号Ref,且参考信号Ref的参数值的变动方式是从下限值开始往上限值逐渐增加。
在又一实施例中,参考信号Ref的参数值是依据一特定算法变动,例如二分法(divide-by-2 algorithm)。以实际的例子来说,假设共有四个第二信号S1~S4(即m=4)分别为4V、5V、2V、3V,参考信号Ref的电压的上限值为6V且下限值为1V。当此组第二信号S1~S4被送入功能电路306后,参考信号Ref的电压会先被设定为上限值与下限值的平均值,即3.5V。对应的第一比较结果M1、M2为「1」,第一比较结果M3、M4为「0」。接着,参考信号Ref的电压会被变更为上限值与3.5V的平均值,即4.75V。对应的第一比较结果M2为「1」,第一比较结果M1、M3、M4为「0」。由于仅有一个第一比较结果M2为「1」,故而可判定对应的第二信号S2具有第二信号S1~S4中最大的参数值。在此例中,控制信号WOR会在只有其中一个第一比较结果为「1」而其他第一比较结果皆为「0」的情况下由「0」转变为「1」,藉以关闭开关单元并将当前的第一比较结果锁定在闩锁单元中等待输出。
换句话说,参考信号Ref的参数值的变动方式可以是线性的、非线性的、连续的或不连续的。
请参照图4,图4绘示依据本发明另一实施例的功能电路的方块图。本实施例,本实施例是以m等于8为例进行说明,即第二信号S1~S8的数量为八,然而本发明并不以此为限。功能电路406包括多个选择单元SEL1-1~SEL1-4、SEL2-1~SEL2-2、SEL3-1。此些选择单元SEL1-1~SEL1-4、SEL2-1~SEL2-2、SEL3-1分为多个级。在本实施例中选择单元分为三级,选择单元SEL1-1~SEL1-4为第一级,选择单元SEL2-1~SEL2-2为第二级,选择单元SEL3-1为第三级。第一级的选择单元SEL1-1~SEL1-4分别用以接收第二信号S1~S8的其中之二。举例来说,选择单元SEL1-1用以接收第二信号S1、S2,并用以依据比较第二信号S1、S2的参数值选择第二信号S1、S2的其中之一作为输出,选择单元SEL1-2用以接收第二信号S3、S4,并用以依据比较第二信号S3、S4的参数值选择第二信号S3、S4的其中之一作为输出,以此类推。第二级的选择单元SEL2-1、SEL2-2分别用以接收第一级的选择单元SEL1-1~SEL1-4的输出的其中之二。举例来说,选择单元SEL2-1用以接收选择单元SEL1-1、SEL1-2的输出,并用以依据比较选择单元SEL1-1、SEL1-2的输出的参数值选择选择单元SEL1-1、SEL1-2的输出的其中之一作为输出,以此类推。第三级的选择单元SEL3-1用以接收第二级的选择单元SEL2-1、SEL2-2的输出,并用以依据比较选择单元SEL2-1、SEL2-2的输出的参数值选择选择单元SEL2-1、SEL2-2的输出的其中之一作为输出。
为更清楚说明功能电路406的运作原理,请搭配参照图5所示的依据本发明一实施例的选择单元的方块图。图5所示的选择单元50可应用于图4中的所有选择单元SEL1-1~SEL1-4、SEL2-1~SEL2-2、SEL3-1。选择单元50包括一多任务器MUX及一比较器CMP。多任务器MUX包括二输入端、一控制端及一输出端。比较器CMP包括二输入端及一输出端。比较器CMP的输出端耦接至多任务器MUX的控制端。比较器CMP的二输入端用以接收输入至多任务器MUX的二输入端的二信号IN1、IN2。比较器CMP的的输出端用以输出依据比较输入至多任务器MUX的二输入端的二信号IN1、IN2的参数值产生的一控制信号CTL。多任务器MUX依据控制信号CTL选择输入至多任务器MUX的二输入端的二信号IN1、IN2的其中之一作为输出信号OUT。举例来说,当信号IN1、IN2为电流信号,比较器CMP比较信号IN1、IN2的电流值(即参数值),若信号IN1的电流值大于信号IN2的电流值,则比较器CMP输出「1」作为控制信号CTL,若信号IN1的电流值不大于信号IN2的电流值,则比较器CMP输出「0」作为控制信号CTL。当控制信号CTL为「1」,多任务器MUX选择信号IN1作为输出信号OUT,当控制信号CTL为「0」,多任务器MUX选择信号IN2作为输出信号OUT。换句话说,输出信号OUT是信号IN1、IN2中具有较大的参数值者,而图4的功能电路406中第三级的选择单元SEL3-1所输出的信号即第二信号S1~S8中具有最大的参数值者。在另一实施例中,选择单元50稍作改动则可用以得到信号IN1、IN2中具有较小的参数值者。举例来说,当控制信号CTL为「0」时,多任务器MUX选择信号IN1作为输出信号OUT,当控制信号CTL为「1」时,多任务器MUX选择信号IN2作为输出信号OUT,而功能电路406则可用以输出第二信号S1~S8中具有最小的参数值者。
需要注意的是,上述实施例只是示例性的,选择单元的级数可根据第二信号的数量而有不同的设计,例如当第二信号有十六个时,选择单元可分为四级共十五个,当第二信号有三十二个时,选择单元可分为五级共三十一个等。
总结来说,依据本发明的存储器装置,可通过功能电路指出计算存储器输出的第二信号中具有最大的参数值者或具有最小的参数值者。在一实施例中,功能电路通过将第二信号分别与一会变动的参考信号进行比较,以指出第二信号中具有参考值极值者。在另一实施例中,功能电路通过将第二信号两两进行比较,以指出第二信号中具有参考值极值者。
综上所述,虽然本发明已以实施例揭露如上,然其并非用以限定本发明。本发明所属技术领域中普通技术人员,在不脱离本发明的精神和范围内,当可作各种的更动与润饰。因此,本发明的保护范围当以权利要求所界定的为准。
Claims (10)
1.一种存储器装置,包括:
一存储器控制器;
一计算存储器,耦接至该存储器控制器,且用以接收多个第一信号以输出多个第二信号,其中各该第二信号具有一参数值,该参数值为电压值或电流值;以及
一功能电路,耦接至该计算存储器,且用以指出这些第二信号中具有最大的该参数值者或具有最小的该参数值者。
2.如权利要求1所述的存储器装置,其中该功能电路将这些第二信号分别与一参考信号进行比较,以指出这些第二信号中具有最大的该参数值者或具有最小的该参数值者,其中该参考信号是变动的。
3.如权利要求1所述的存储器装置,其中该功能电路包括:
多个子功能电路,各该子功能电路包括:
一比较单元,包括二输入端及一输出端,该二输入端分别用以接收这些第二信号的其中之一及一参考信号,该输出端用以输出一第一比较结果;
一开关单元,包括一第一端、一第二端及一控制端,该开关单元的该第一端耦接至该比较单元的该输出端,该控制端用以接收一控制信号,以依据该控制信号导通或关闭;以及
一闩锁单元,包括一第一端及一第二端,该闩锁单元的该第一端耦接至该开关单元的该第二端,该闩锁单元的该第二端用以输出一结果信号,
其中该控制信号是依据这些第一比较结果产生,且这些结果信号指出这些第二信号中具有最大的该参数值者或具有最小的该参数值者所在的一存储器地址。
4.如权利要求3所述的存储器装置,其中该参考信号具有一上限值及一下限值,且该参考信号是由该上限值开始往该下限值减少。
5.如权利要求3所述的存储器装置,其中该参考信号具有一上限值及一下限值,且该参考信号是由该下限值开始往该上限值增加。
6.如权利要求3所述的存储器装置,其中该参考信号是依据二分算法变动。
7.如权利要求3所述的存储器装置,其中当这些第一比较结果皆为逻辑低电平时,这些开关单元导通,当这些第一比较结果的其中之一为逻辑高电平,其他的这些第一比较结果为逻辑低电平时,这些开关单元关闭。
8.如权利要求1所述的存储器装置,其中该功能电路将这些第二信号两两进行比较以指出这些第二信号中具有最大的该参数值者或具有最小的该参数值者。
9.如权利要求1所述的存储器装置,其中该功能电路包括:
多个选择单元,分为多个级,这些级中的一第一级中的各该选择单元用以接收这些第二信号的其中之二,这些级中的一第末级中的该选择单元用以接收一前一级的这些选择单元的输出,并用以输出这些第二信号中具有最大的该参数值者或具有最小的该参数值者。
10.如权利要求9所述的存储器装置,其中各该选择单元包括:
一多任务器,包括二输入端、一输出端及一控制端;以及
一比较器,包括二输入端及一输出端,该比较器的该二输入端用以接收输入至该多任务器的该二输入端的二信号,该比较器的该输出端耦接至该多任务器的该控制端,并用以输出一控制信号,
其中该比较器比较输入至该多任务器的该二输入端的该二信号产生该控制信号,该多任务器依据该控制信号选择输入至该多任务器的该二输入端的该二信号的其中之一从该多任务器的该输出端输出。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/533,870 | 2019-08-07 | ||
US16/533,870 US10915248B1 (en) | 2019-08-07 | 2019-08-07 | Memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112349326A true CN112349326A (zh) | 2021-02-09 |
Family
ID=74367787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910804993.0A Pending CN112349326A (zh) | 2019-08-07 | 2019-08-28 | 存储器装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10915248B1 (zh) |
CN (1) | CN112349326A (zh) |
TW (1) | TWI716984B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018137177A1 (zh) * | 2017-01-25 | 2018-08-02 | 北京大学 | 一种基于nor flash阵列的卷积运算方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030098476A1 (en) * | 2001-11-26 | 2003-05-29 | Exploitation Of Next Generation Co., Ltd. | Synapse element with learning function and semiconductor integrated circuit device including the synapse element |
CN107077639A (zh) * | 2015-10-23 | 2017-08-18 | 株式会社半导体能源研究所 | 半导体装置及电子设备 |
CN107533668A (zh) * | 2016-03-11 | 2018-01-02 | 慧与发展有限责任合伙企业 | 用于计算神经网络的节点值的硬件加速器 |
CN109979516A (zh) * | 2017-12-11 | 2019-07-05 | 海青智盈科技有限公司 | 用于人工智能处理的集成电路 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11345447A (ja) * | 1998-03-30 | 1999-12-14 | Mitsubishi Electric Corp | Viss信号検出回路 |
KR100555668B1 (ko) * | 2003-11-11 | 2006-03-03 | 삼성전자주식회사 | 경사진 환경에서 방위각 측정이 가능한 플럭스게이트지자기 센서 및 그 측정 방법 |
DE102006028695B4 (de) * | 2005-06-23 | 2017-11-30 | Denso Corporation | Elektronisches Steuersystem mit Fehlfunktionsüberwachung |
WO2009006556A1 (en) * | 2007-07-03 | 2009-01-08 | Cypress Semiconductor Corporation | Normalizing capacitive sensor array signals |
US9219956B2 (en) * | 2008-12-23 | 2015-12-22 | Keyssa, Inc. | Contactless audio adapter, and methods |
JP2011223270A (ja) * | 2010-04-08 | 2011-11-04 | Toshiba Corp | 固体撮像装置およびその制御動作 |
KR101387235B1 (ko) * | 2012-03-20 | 2014-04-21 | 삼성전기주식회사 | 정전압 생성회로 및 정전압 생성 방법 |
TWI615031B (zh) * | 2013-07-16 | 2018-02-11 | Sony Corp | 信號處理裝置及方法、攝像元件與攝像裝置 |
KR20150016089A (ko) * | 2013-08-02 | 2015-02-11 | 안병익 | 신경망 컴퓨팅 장치 및 시스템과 그 방법 |
KR102048017B1 (ko) * | 2013-09-04 | 2019-12-02 | 삼성전자주식회사 | 비휘발성 메모리 장치의 테스트 및 운영 방법 |
KR101467231B1 (ko) * | 2014-02-19 | 2014-12-01 | 성균관대학교산학협력단 | 포락선 추적 모드 또는 평균 전력 추적 모드로 동작하는 멀티 모드 바이어스 변조기 및 이를 이용한 포락선 추적 전력 증폭 장치 |
US10331997B2 (en) | 2014-05-07 | 2019-06-25 | Seagate Technology Llc | Adaptive configuration of a neural network device |
US9489618B2 (en) | 2014-05-27 | 2016-11-08 | Purdue Research Foudation | Electronic comparison systems |
DE102014226136B3 (de) * | 2014-12-16 | 2016-02-11 | Dialog Semiconductor (UK) Ltd | Messschaltung |
US9571115B1 (en) * | 2015-11-13 | 2017-02-14 | International Business Machines Corporation | Analog to digital converter with high precision offset calibrated integrating comparators |
KR102565273B1 (ko) * | 2016-01-26 | 2023-08-09 | 삼성전자주식회사 | 뉴럴 네트워크에 기초한 인식 장치 및 뉴럴 네트워크의 학습 방법 |
KR102578124B1 (ko) | 2016-12-16 | 2023-09-14 | 에스케이하이닉스 주식회사 | 신경망 장치의 정규화 장치 및 방법 |
KR102629180B1 (ko) * | 2016-12-26 | 2024-01-24 | 에스케이하이닉스 주식회사 | 산술 코드 생성 회로 및 이를 포함하는 디지털 보정 회로 |
JP6858870B2 (ja) | 2017-09-07 | 2021-04-14 | パナソニック株式会社 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
US11263522B2 (en) * | 2017-09-08 | 2022-03-01 | Analog Devices, Inc. | Analog switched-capacitor neural network |
CN108304926B (zh) | 2018-01-08 | 2020-12-29 | 中国科学院计算技术研究所 | 一种适用于神经网络的池化计算装置及方法 |
US11763139B2 (en) | 2018-01-19 | 2023-09-19 | International Business Machines Corporation | Neuromorphic chip for updating precise synaptic weight values |
KR102557572B1 (ko) * | 2018-05-23 | 2023-07-24 | 한국전자통신연구원 | 인공 신경망 장치 및 그 동작 방법 |
KR102674619B1 (ko) * | 2018-07-11 | 2024-06-13 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
-
2019
- 2019-08-07 US US16/533,870 patent/US10915248B1/en active Active
- 2019-08-28 CN CN201910804993.0A patent/CN112349326A/zh active Pending
- 2019-08-28 TW TW108130886A patent/TWI716984B/zh active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030098476A1 (en) * | 2001-11-26 | 2003-05-29 | Exploitation Of Next Generation Co., Ltd. | Synapse element with learning function and semiconductor integrated circuit device including the synapse element |
CN107077639A (zh) * | 2015-10-23 | 2017-08-18 | 株式会社半导体能源研究所 | 半导体装置及电子设备 |
CN107533668A (zh) * | 2016-03-11 | 2018-01-02 | 慧与发展有限责任合伙企业 | 用于计算神经网络的节点值的硬件加速器 |
CN109979516A (zh) * | 2017-12-11 | 2019-07-05 | 海青智盈科技有限公司 | 用于人工智能处理的集成电路 |
Also Published As
Publication number | Publication date |
---|---|
TW202107270A (zh) | 2021-02-16 |
US20210042030A1 (en) | 2021-02-11 |
US10915248B1 (en) | 2021-02-09 |
TWI716984B (zh) | 2021-01-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8901904B2 (en) | Voltage and current regulators with switched output capacitors for multiple regulation states | |
US20020017965A1 (en) | Method to find a value within a range using weighted subranges | |
CN104218791A (zh) | 用于控制多电平变换器的方法 | |
CN112349326A (zh) | 存储器装置 | |
US11855639B2 (en) | Slew rate control device and slew rate control method | |
WO1994019868A1 (en) | A signal processing circuit and a method of delaying a binary periodic input signal | |
KR101617101B1 (ko) | 연속 근사 레지스터 방식의 빠른 과도응답을 갖는 디지털 LDO(Low Drop Out) 레귤레이터 | |
US9294002B2 (en) | Power supply circuit with reduced output voltage oscillation | |
CN104980152A (zh) | 应用于数控振荡器的粗调单元阵列和相关装置 | |
CN112416041B (zh) | 一种数字低压差稳压器、晶体管抗老化方法及电子设备 | |
CN1904869B (zh) | 一种从多个有效中断中查找最高优先级中断的方法和装置 | |
US11735281B2 (en) | Analog content addressable memory with analog input and analog output | |
CN116959533B (zh) | 以提高的精度针对模拟cam进行范围分段 | |
US3411138A (en) | Self-adaptive information storage devices | |
EP4242780A1 (en) | Hybrid ldo regulator including analog ldo regulator and digital ldo regulator | |
KR20110043988A (ko) | 넓은 주파수 범위에 걸쳐서 동작되고 소비 전류를 줄일 수 있는 지연 동기 루프를 갖는 반도체 메모리 장치 | |
Kulkarni et al. | On the performance and complexity of a class of hybrid controller switching policies | |
KR0121945B1 (ko) | 근사산술나눗셈을 실행하는 방법 및 장치 | |
CN116736918A (zh) | 包括模拟ldo调节器和数字ldo调节器的混合ldo调节器 | |
CN115202737A (zh) | 用于选择最值的装置和方法 | |
CN116700423A (zh) | 一种控制电路电压稳定性的方法及电路 | |
CN116131824A (zh) | 一种迟滞比较器和迟滞窗口调节方法 | |
CN114301263A (zh) | 提高开关电源电路动态响应的控制方法、装置及终端 | |
CN116155239A (zh) | 摆频信号生成器 | |
CN116540818A (zh) | 补偿式交流稳压器控制方法、装置及电子设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |