CN112331715A - 绝缘栅双极型晶体管及其制作方法 - Google Patents

绝缘栅双极型晶体管及其制作方法 Download PDF

Info

Publication number
CN112331715A
CN112331715A CN201910718548.2A CN201910718548A CN112331715A CN 112331715 A CN112331715 A CN 112331715A CN 201910718548 A CN201910718548 A CN 201910718548A CN 112331715 A CN112331715 A CN 112331715A
Authority
CN
China
Prior art keywords
region
drift region
carriers
drift
emitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910718548.2A
Other languages
English (en)
Other versions
CN112331715B (zh
Inventor
兰昊
冯宇翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Midea Group Co Ltd
Guangdong Midea White Goods Technology Innovation Center Co Ltd
Original Assignee
Midea Group Co Ltd
Guangdong Midea White Goods Technology Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Midea Group Co Ltd, Guangdong Midea White Goods Technology Innovation Center Co Ltd filed Critical Midea Group Co Ltd
Priority to CN201910718548.2A priority Critical patent/CN112331715B/zh
Publication of CN112331715A publication Critical patent/CN112331715A/zh
Application granted granted Critical
Publication of CN112331715B publication Critical patent/CN112331715B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明实施例公开一种绝缘栅双极型晶体管及其制作方法,所述绝缘栅双极型晶体管包括:均位于同一预定平面内的发射极区、体区、漂移区和集电极区;所述体区,位于发射极区与漂移区之间,且与发射极区及漂移区接触;所述漂移区,位于体区与集电极区之间,且与集电极区接触;至少一个抑制单元,位于漂移区中,包括开口朝向所述发射极区的凹面,用于抑制注入漂移区中的至少部分载流子向集电极区运动;其中,所述载流子从发射极区注入漂移区,被抑制的所述载流子聚集在抑制单元表面。

Description

绝缘栅双极型晶体管及其制作方法
技术领域
本发明实施例涉及半导体技术领域,特别涉及一种绝缘栅双极型晶体管及其制作方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件,兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管,简称GTR)的低导通压降两方面的优点,且驱动功率小而饱和压降低,被广泛应用到各个领域。
导通压降和关断时间是反映IGBT性能的重要因素。目前,现有技术在降低导通压降的同时会增加关断时间,或在降低关断时间的同时会增加导通压降。
发明内容
有鉴于此,本发明实施例提供一种绝缘栅双极型晶体管及其制作方法。
本发明实施例的第一方面提供一种绝缘栅双极型晶体管,包括:
均位于同一预定平面内的发射极区、体区、漂移区和集电极区;
所述体区,位于所述发射极区与所述漂移区之间,且与所述发射极区及所述漂移区接触;
所述漂移区,位于所述体区与所述集电极区之间,且与所述集电极区接触;
至少一个抑制单元,位于所述漂移区中,包括开口朝向所述发射极区的凹面,用于抑制注入漂移区中的至少部分载流子向所述集电极区运动;其中,所述载流子从所述发射极区注入所述漂移区,被抑制的所述载流子聚集在所述抑制单元表面。
根据一种实施例,多个所述抑制单元沿预设方向并列设置;其中,所述预设方向包括以下至少之一:
第一方向,所述第一方向为所述预定平面内所述发射极区指向所述集电极区的方向;
第二方向,所述第二方向为所述预定平面内垂直所述第一方向的方向;
第三方向,所述第三方向垂直所述预定平面。
根据一种实施例,所述抑制单元,包括位于所述漂移区中的凹槽及填充在所述凹槽内的绝缘介质。
根据一种实施例,所述抑制单元的横截面为U形;其中,所述U形的开口朝向所述发射极区。
根据一种实施例,所述发射极区与所述漂移区的掺杂类型相同,所述发射极区中第一类载流子的掺杂浓度,大于所述发射极区中第二类载流子的掺杂浓度;其中,所述第一类载流子为所述发射极区向所述漂移区注入的所述载流子;
所述集电极区与所述发射极区的掺杂类型不同,所述集电极区中所述第一类载流子的掺杂浓度,小于所述集电极区中所述第二类载流子的掺杂浓度。
根据一种实施例,所述抑制单元的成分包括二氧化硅。
本发明实施例第二方面提供一种绝缘栅双极型晶体管的制作方法,包括:
在同一预定平面内形成发射极区、体区、漂移区和集电极区;其中,所述体区,位于所述发射极区和所述漂移区之间,且与所述发射极区及所述漂移区接触;所述漂移区,位于所述体区与所述集电极区之间,且与所述集电极区接触;
形成位于所述漂移区中的至少一个抑制单元;其中,所述抑制单元,包括开口朝向所述发射极区的凹面,用于抑制注入所述漂移区的至少部分载流子向所述集电极区运动;所述载流子从所述发射极区注入所述漂移区,被抑制的所述载流子聚集在所述抑制单元表面。
根据一种实施例,所述形成位于所述漂移区中的至少一个抑制单元,包括:
形成沿预设方向并列设置的多个所述抑制单元;
其中,所述预设方向包括以下至少之一:
第一方向,所述第一方向为所述预定平面内所述发射极区指向所述集电极区的方向;
第二方向,所述第二方向为所述预定平面内垂直所述第一方向的方向;
第三方向,所述第三方向垂直所述预定平面。
根据一种实施例,所述形成位于所述漂移区中的至少一个抑制单元,包括:
在所述漂移区形成至少一个凹槽;在所述至少一个凹槽内填充绝缘介质。
根据一种实施例,所述形成位于所述漂移区中的至少一个抑制单元,包括:
形成横截面为U形的所述抑制单元;其中,所述U形的开口朝向所述发射极区。
一方面,本发明实施例通过设置位于所述漂移区中的至少一个抑制单元,该抑制单元包括开口朝向所述发射极区的凹面,在绝缘栅双极型晶体管导通时,可以抑制从发射极区注入漂移区中的至少部分第一类载流子向所述集电极区运动,被抑制的第一类载流子聚集在所述抑制单元表面,提高了漂移区中载流子浓度。由于发射极区注入漂移区的第一类载流子的带电荷类型,与漂移区从集电极区抽取的第二类载流子的带电荷类型不同,当漂移区中第一类载流子浓度增大后,为了保持在绝缘栅双极型晶体管导通时漂移区的整体电中性,漂移区会从集电极区抽取更多的第二类载流子,进一步增加了漂移区中的载流子浓度,提高了电导调制效应,降低了导通压降。
另一方面,本发明实施例中,聚集在所述抑制单元表面的被抑制的第一类载流子,在绝缘栅双极型晶体管关断时,可用于复合集电极区注入漂移区中的第二类载流子,提高了第二类载流子的复合效率,降低了关断时间和关断损耗。
因此,本发明提供的上述绝缘栅双极型晶体管及其制作方法,绝缘栅双极型晶体管包括:均位于同一预定平面内的发射极区、体区、漂移区和集电极区;所述体区,位于所述发射极区与所述漂移区之间,且与所述发射极区及所述漂移区接触;所述漂移区,位于所述体区与所述集电极区之间,且与所述集电极区接触;至少一个抑制单元,位于所述漂移区中。通过设置位于所述漂移区中的至少一个抑制单元,该抑制单元包括开口朝向所述发射极区的凹面,可用于抑制发射极区注入漂移区中的至少部分载流子向所述集电极区运动,可获得较好的导通压降和关断时间的折衷关系,使绝缘栅双极型晶体管的导通压降和关断时间均较低。
附图说明
图1为本发明实施例提供的一种绝缘栅双极型晶体管的示意图;
图2为本发明实施例提供的另一种绝缘栅双极型晶体管的示意图;
图3为本发明实施例提供的又一种绝缘栅双极型晶体管的示意图;
图4为本发明实施例提供的又一种绝缘栅双极型晶体管的结构示意图;
图5为一种绝缘栅双极型晶体管的结构示意图;
图6为本发明实施例提供的又一种绝缘栅双极型晶体管的结构示意图。
具体实施方式
以下结合说明书附图及具体实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻的理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施方式的目的。除非特别说明或者指出,否则本发明中的术语“第一”、“第二”等描述仅用于区分本发明中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
若本发明实施例中涉及方向性指示(诸如上、下、左、右、前、后……),则该方向性指示仅用于解释在某一特定姿态(诸如附图所示)下各部件之间的相对位置关系、运动情况等,如果该特定姿态发生改变,则该方向性指示也相应的随之改变。在本发明实施例中,术语“A在B之上/下”意味着包含A、B两者相互接触地一者在另一者之上/下的情形,或者A、B两者之间还间插有其他部件而一者非接触地位于另一者之上/下的情形。
如图1所示,本发明实施例提供一种绝缘栅双极型晶体管,包括:
均位于同一预定平面内的发射极区10、体区20、漂移区30和集电极区40;
所述体区20,位于所述发射极区10与所述漂移区30之间,且与所述发射极区10及所述漂移区30接触;
所述漂移区30,位于所述体区20与所述集电极区40之间,且与所述集电极区40接触;
至少一个抑制单元50,位于所述漂移区30中,包括开口朝向所述发射极区的凹面,用于抑制注入漂移区50中的至少部分载流子向所述集电极区40运动;其中,所述载流子从所述发射极区10注入所述漂移区30,被抑制的所述载流子聚集在所述抑制单元50表面。
在一些发明实施例中,所述发射极区与所述漂移区的掺杂类型相同,所述发射极区中第一类载流子的掺杂浓度,大于所述发射极区中第二类载流子的掺杂浓度;其中,所述第一类载流子为所述发射极区向所述漂移区注入的所述载流子;
所述集电极区与所述发射极区的掺杂类型不同,所述集电极区中所述第一类载流子的掺杂浓度,小于所述集电极区中所述第二类载流子的掺杂浓度。
在本发明实施例中,发射极区和漂移区的掺杂类型相同,其掺杂类型可为受主掺杂或施主掺杂。集电极区与体区的掺杂类型相同,且集电极区与发射极区的掺杂类型不同。所述第一类载流子为所述发射极区的多数载流子,所述第二类载流子为所述集电极区的多数载流子。此处的多数载流子为:单位体积内数量更多的载流子。在本发明实施例中,所述掺杂浓度为掺杂产生的载流子的浓度。
当发射极区为受主掺杂时,发射极区的多数载流子为空穴,集电极区的掺杂类型为施主掺杂,集电极区的多数载流子为电子。当发射极区为施主掺杂时,发射极区的多数载流子为电子,集电极区的掺杂类型为受主掺杂,集电极区的多数载流子为空穴。
下面以发射极区的掺杂类型为施主掺杂,集电极区的掺杂类型为受主掺杂,所述第一类载流子为电子,所述第二类载流子为空穴为例,具体说明绝缘栅双极型晶体管的工作过程。
给绝缘栅双极型晶体管的栅极加正向电压,电子从发射极区流出,流入漂移区,在体区靠近栅极区附近形成沟道,同时集电极区也会在正向电压的作用下向漂移区注入空穴。随着导通电流的增大,发射极区注入漂移区的电子浓度增大。为了维持漂移区的电中性,由集电极区注入到漂移区的空穴载流子浓度也会增大,使原本电阻值较高的漂移区内聚集了大量的电子和空穴导电载流子,增加了漂移区的电导率,降低了绝缘栅双极型晶体管的正向导通压降。
绝缘栅双极型晶体管在关断时,栅极电压由正值下降为零或负值,因此,由发射极区向漂移区注入电子的路径被切断,绝缘栅双极型晶体管中电子电流迅速减小;而正向导通状态时存储在漂移区中的空穴却难易被快速抽取走,使得绝缘栅双极型晶体管在关断过程中,拖尾电流存在时间较长,延长了绝缘栅双极型晶体管的关断时间,增大了器件的关断损耗。
下面以发射极区的掺杂类型为受主掺杂,集电极区的掺杂类型为施主掺杂,所述第一类载流子为空穴,所述第二类载流子为电子为例,说明绝缘栅双极型晶体管的工作过程。
给绝缘栅双极型晶体管的栅极加负向电压,空穴从发射极区流出,流入漂移区,在体区靠近栅极区附近形成沟道,同时集电极区也会在负向电压的作用下向漂移区注入电子。随着导通电流的增大,发射极区注入漂移区的空穴浓度增大。为了维持漂移区的电中性,由集电极区注入到漂移区的电子浓度也会增大,使原本电阻值较高的漂移区内聚集了大量的电子和空穴导电载流子,增加了漂移区的电导率,降低了绝缘栅双极型晶体管的导通压降。
绝缘栅双极型晶体管在关断时,栅极电压由负值变为零或正值,因此由发射极区向漂移区注入空穴的路径被切断,绝缘栅双极型晶体管中空穴电流迅速减小;而导通状态时存储在漂移区中的电子却难易被快速抽取走,使得绝缘栅双极型晶体管在关断过程中,拖尾电流存在时间较长,延长了绝缘栅双极型晶体管的关断时间,增大了器件的关断损耗。
本发明实施例在所述漂移区中设置至少一个抑制单元,一方面,在绝缘栅双极型晶体管导通时,所述抑制单元可以抑制从发射极区注入漂移区中的至少部分第一类载流子向所述集电极区运动,使得被抑制的第一类载流子聚集在所述抑制单元表面附近,提高了漂移区中载流子浓度。并且,由于发射极区注入漂移区的第一类载流子的带电荷类型,与漂移区从集电极区抽取的第二类载流子的带电荷类型不同,当漂移区中第一类载流子浓度增大后,为了保持在绝缘栅双极型晶体管导通时漂移区的整体电中性,漂移区会从集电极区抽取更多的第二类载流子,进一步增加了漂移区中的载流子浓度,提高了电导调制效应,降低了导通压降。
另一方面,本发明实施例中,聚集在所述抑制单元表面的被抑制的第一类载流子,在绝缘栅双极型晶体管关断时,可用于复合集电极区注入漂移区中的第二类载流子,提高了第二类载流子的复合效率,降低了关断时间和关断损耗。
因此,本发明提供的上述绝缘栅双极型晶体管,可获得较好的导通压降和关断时间的折衷关系,使其导通压降和关断时间均较低。
在一些实施例中,多个抑制单元沿预设方向并列设置;其中,预设方向包括以下至少之一:
第一方向,该第一方向为预定平面内发射极区指向集电极区的方向;
第二方向,该第二方向为所述预定平面内垂直该第一方向的方向;
第三方向,该第三方向为垂直预定平面。
示例性地,如图2所示,在一些发明实施例中,多个所述抑制单元50沿第一方向101并列设置;其中,所述第一方向为所述预定平面内所述发射极区指向所述集电极区的方向。
在本发明实施例中,沿第一方向101,抑制单元的个数可以根据漂移区的尺寸或抑制单元的尺寸进行设置。
如图3所示,在一些发明实施例中,多个所述抑制单元50沿第二方向102并列设置;其中,所述第二方向102为所述预定平面内垂直第一方向101的方向,所述第一方向101为所述预定平面内所述发射极区指向所述集电极区的方向。
如图4所示,在一些发明实施例中,多个所述抑制单元50沿第三方向103并列设置;其中,所述第三方向103垂直所述预定平面。
在一些发明实施例中,抑制单元的个数可包括:1个、3个、4个、8个等。漂移区中,多个抑制单元的形状与尺寸相同。
在一些发明实施例中,可在漂移区中沿预定对称轴线对称设置多个抑制单元。其中,预定对称轴线可包括:漂移区在预定平面内沿第一方向的中线,或漂移区在所述预定平面内沿第二方向的中线,或漂移区沿第三方向的中线。
在本发明实施例中,当在漂移区中形成多个抑制单元后,导通时,聚集了载流子的抑制单元会改变漂移区中的电场分布情况,降低抑制单元附近的电场峰值。当漂移区中电场分布更加均匀时,可提高绝缘栅双极型晶体管的耐压性能。
在一些发明实施例中,所述抑制单元,包括位于所述漂移区中的凹槽及填充在所述凹槽内的绝缘介质。
示例性地,该绝缘介质可包括:固体绝缘介质、气体绝缘介质。当绝缘介质为固体绝缘介质时,绝缘介质可包括:二氧化硅。当绝缘介质为气体绝缘介质时,绝缘介质可包括:空气。
在本实施例中,通过在漂移区中设置凹槽,并在凹槽中填充绝缘介质,由于绝缘介质的电阻率高,有利于保证抑制单元对于载流子的抑制作用。
此外,当采用气体绝缘介质时,向凹槽中通入气体绝缘介质的工艺步骤简单,有利于降低绝缘栅双极型晶体管的制作难度。
在一些发明实施例中,沿第三方向103,所述抑制单元50的高度小于或等于所述漂移区30的高度;其中,所述第三方向103垂直所述预定平面。
示例性地,当抑制单元的高度小于或等于漂移区的高度时,通过增大抑制单元的高度,可增大抑制单元与漂移区中载流子接触的几率,进而增大聚集在抑制单元表面的载流子浓度。
在本实施例中,通过控制抑制单元的高度,可实现对于抑制单元抑制作用的灵活控制,进而实现对于绝缘栅双极型晶体管的导通压降的控制。
在一些发明实施例中,所述抑制单元50的横截面为U形;其中,所述U形的开口朝向所述发射极区10。
在一些发明实施例中,所述抑制单元的截面开口朝向所述发射极区,且所述抑制单元的截面可包括三角形、正方形或任意形状。
通过设置截面开口朝向发射极区、横截面为U形的抑制单元,可以提高抑制单元对于发射极区注入漂移区中第一类载流子的抑制成功率,有利于进一步增加聚集在抑制单元内的第一类载流子浓度。并且,由于发射极区注入漂移区的第一类载流子的带电荷类型,与漂移区从集电极区抽取的第二类载流子的带电荷类型不同,当漂移区中第一类载流子浓度增大后,为了保持在绝缘栅双极型晶体管导通时漂移区的整体电中性,漂移区会从集电极区抽取更多的第二类载流子,进一步增加了漂移区中的载流子浓度,有利于提高电导调制效应,降低导通压降。
本发明实施例还提供一种绝缘栅双极型晶体管的制作方法,包括:
在同一预定平面内形成发射极区、体区、漂移区和集电极区;其中,所述体区,位于所述发射极区和所述漂移区之间,且与所述发射极区及所述漂移区接触;所述漂移区,位于所述体区与所述集电极区之间,且与所述集电极区接触;
形成位于所述漂移区中的至少一个抑制单元;其中,所述抑制单元,包括开口朝向所述发射极区的凹面,用于抑制注入所述漂移区的至少部分载流子向所述集电极区运动;所述载流子从所述发射极区注入所述漂移区,被抑制的所述载流子聚集在所述抑制单元表面。
在本发明实施例中,可以通过离子注入的方式在同一预定平面内形成发射极区、体区、漂移区和集电极区。
本发明实施例通过形成位于所述漂移区中的至少一个抑制单元,一方面,在绝缘栅双极型晶体管导通时,所述抑制单元可以抑制从发射极区注入漂移区中的第一类载流子向所述集电极区运动,使得被抑制的第一类载流子聚集在所述抑制单元表面附近,提高了漂移区中载流子浓度。并且,由于发射极区注入漂移区的第一类载流子的带电荷类型,与漂移区从集电极区抽取的第二类载流子的带电荷类型不同,当漂移区中第一类载流子浓度增大后,为了保持在绝缘栅双极型晶体管导通时漂移区的整体电中性,漂移区会从集电极区抽取更多第二类载流子,进一步增加了漂移区中的载流子浓度,提高了电导调制效应,降低了导通压降。
另一方面,本发明实施例中,聚集在所述抑制单元表面的被抑制的第一类载流子,在绝缘栅双极型晶体管关断时,可用于复合集电极区注入漂移区中的第二类载流子,提高了第二类载流子的复合效率,降低了关断时间和关断损耗。
因此,通过本发明提供的上述绝缘栅双极型晶体管的制作方法,可使绝缘栅双极型晶体管获得较好的导通压降和关断时间的折衷关系,使其导通压降和关断时间均较低。
在本发明实施例中,所述制作方法还包括:
在衬底上方形成埋氧化层,所述埋氧化层位于所述漂移区下方,且与所述漂移区接触。
在一些发明实施例中,所述形成位于所述漂移区中的至少一个抑制单元,包括:
形成沿预设方向并列设置的多个抑制单元;
其中,预设方向包括以下至少之一:
第一方向,该第一方向为预定平面内发射极区指向集电极区的方向;
第二方向,该第二方向为所述预定平面内垂直该第一方向的方向;
第三方向,该第三方向为垂直预定平面。
示例性地,可在漂移区中沿预定对称轴线对称设置多个抑制单元。其中,预定对称轴线可包括:漂移区在预定平面内沿第一方向的中线,或漂移区在所述预定平面内沿第二方向的中线,或漂移区沿第三方向的中线。
在本发明实施例中,当在漂移区中形成多个抑制单元后,导通时,聚集了载流子的抑制单元会改变漂移区中的电场分布情况,降低抑制单元附近的电场峰值。当漂移区中电场分布更加均匀时,可提高绝缘栅双极型晶体管的耐压性能。
在一些发明实施例中,所述形成位于所述漂移区中的至少一个抑制单元,包括:
在所述漂移区形成至少一个凹槽;在所述至少一个凹槽内填充绝缘介质。
在本发明实施例中,可通过干法刻蚀或湿法刻蚀的方法在漂移区中形成至少一个凹槽。所述干法刻蚀可包括:采用等离子体产生的高能粒子,在强电场作用下朝所述漂移区中的预定位置加速运动,这些高能粒子与漂移区中预定位置的原子发生反应,形成气态化合物,进而在漂移区的预定位置形成凹槽。所述湿法刻蚀可包括:使用硝酸作为刻蚀剂,与所述漂移区预定位置的成分发生反应,生成气态化合物,以在漂移区的预定位置形成所述凹槽。
在本发明实施例中,可通过化学气相沉积的方法在凹槽中填充绝缘介质,并通过化学机械研磨的方法平坦化处理填充了绝缘介质的所述凹槽,形成所述抑制单元。其中,所述绝缘介质可包括二氧化硅。
在一些发明实施例中,所述形成位于所述漂移区中的至少一个抑制单元,包括:
形成所述抑制单元;其中,沿第三方向,所述抑制单元的高度小于或等于所述漂移区的高度,所述第三方向垂直所述预定平面。
示例性地,当抑制单元的高度小于或等于漂移区的高度时,通过增大抑制单元的高度,可增大抑制单元与漂移区中载流子接触的几率,进而增大聚集在抑制单元表面的载流子浓度。
在本实施例中,通过控制形成的抑制单元的高度,可实现对于抑制单元抑制作用的灵活控制,进而实现对于绝缘栅双极型晶体管的导通压降的控制。
在一些发明实施例中,所述形成位于所述漂移区中的抑制单元,包括:
形成横截面为U形的所述抑制单元;其中,所述U形的开口朝向所述发射极区。
通过设置截面开口朝向发射极区、横截面为U形的抑制单元,可以提高抑制单元对于发射极区注入漂移区中第一类载流子的抑制成功率,有利于进一步增加聚集在抑制单元内的第一类载流子浓度。并且,由于发射极区注入漂移区的第一类载流子的带电荷类型,与漂移区从集电极区抽取的第二类载流子的带电荷类型不同,当漂移区中第一类载流子浓度增大后,为了保持在绝缘栅双极型晶体管导通时漂移区的整体电中性,漂移区会从集电极区抽取更多的第二类载流子,进一步增加了漂移区中的载流子浓度,有利于提高电导调制效应,降低导通压降。
示例1
绝缘栅双极型晶体管(IGBT)通常可以分为横向IGBT和垂直IGBT。基于在绝缘体上形成硅晶体管结构(SOI)的工艺制作的IGBT通常是横向的。其中,所述横向IGBT表示晶体管结构所在平面平行于衬底所在平面,所述垂直IGBT晶体管结构所在平面垂直于衬底所在平面。
图5示出一种SOI横向绝缘栅双极型晶体管的结构图,其包括发射极区10、体区20、漂移区30、集电极区40、多晶硅栅极60、栅极氧化层70、埋氧化层80和衬底90。
绝缘栅双极型晶体管开通时,电子从发射极区10注入到漂移区30、空穴从集电极区40注入到漂移区30,电子和空穴在漂移区30发生电导调制效应,使得绝缘栅双极型晶体管的导通压降较低。在绝缘栅双极型晶体管关断时,而漂移区30中的空穴主要通过与漂移区30中的电子复合来消灭,从而实现绝缘栅双极型晶体管的关断。但是,关断时,发射极区10区向漂移区30注入电子的路径迅速被切断,漂移区中的电子数量减少,空穴和电子的复合速度较低,因而绝缘栅双极型晶体管关断所需时间较长,进而绝缘栅双极型晶体管的关断功耗也较高。
为了获得降低导通压降和较低关断损耗的这种,本示例提供了一种绝缘栅双极型晶体管,如图6所示。所述绝缘栅双极型晶体管包括:发射极区10、P体区20、漂移区30、集电极区40、9个抑制单元50、多晶硅栅极60、栅极氧化层70、埋氧化层80和衬底90。其中,所述抑制单元50位于所述漂移区中。
在本示例中,发射极区10、P体区20、漂移区30、集电极区40、多个抑制单元50、多晶硅栅极60和栅极氧化层70均制作于顶层硅片中,所述埋氧化层80将所述顶层硅与衬底90隔离,所述抑制单元50的截面为“凹”字型,且所述截面的开口朝向发射极区。
本发明在漂移区中增加了抑制单元50,在开关过程中束缚和累积由发射极区注入漂移区的电子,为了保持在绝缘栅双极型晶体管导通时漂移区的整体电中性,漂移区从集电极区抽取了更多的空穴,增加漂移区电荷密度,从而降低了导通电阻和导通压降。此外,在关断时,抑制单元束缚和累积的电子能加快漂移区中空穴的复合,从而提高关断速度,降低绝缘栅双极型晶体管的关断时间和关断功耗。
在本示例中,所述抑制单元的位置可以根据实际要求进行设置,进一步优化导通压降和关断损耗的折衷关系。
在本申请所提供的几个实施例中,应该理解到,所揭露的设备和方法,可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的,例如,所述单元的划分,仅仅为一种逻辑功能划分,实际实现时可以有另外的划分方式,如:多个单元或组件可以结合,或可以集成到另一个系统,或一些特征可以忽略,或不执行。另外,所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口,设备或单元的间接耦合或通信连接,可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的,作为单元显示的部件可以是、或也可以不是物理单元,即可以位于一个地方,也可以分布到多个网络单元上;可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外,在本发明各实施例中的各功能单元可以全部集成在一个处理模块中,也可以是各单元分别单独作为一个单元,也可以两个或两个以上单元集成在一个单元中;上述集成的单元既可以采用硬件的形式实现,也可以采用硬件加软件功能单元的形式实现。本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成,前述的程序可以存储于一计算机可读取存储介质中,该程序在执行时,执行包括上述方法实施例的步骤;而前述的存储介质包括:移动存储设备、只读存储器(ROM,Read-Only Memory)、随机存取存储器(RAM,Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
本申请所提供的几个方法实施例中所揭露的方法,在不冲突的情况下可以任意组合,得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征,在不冲突的情况下可以任意组合,得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征,在不冲突的情况下可以任意组合,得到新的方法实施例或设备实施例。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种绝缘栅双极型晶体管,其特征在于,包括:
均位于同一预定平面内的发射极区、体区、漂移区和集电极区;
所述体区,位于所述发射极区与所述漂移区之间,且与所述发射极区及所述漂移区接触;
所述漂移区,位于所述体区与所述集电极区之间,且与所述集电极区接触;
至少一个抑制单元,位于所述漂移区中,包括开口朝向所述发射极区的凹面,用于抑制注入漂移区中的至少部分载流子向所述集电极区运动;其中,所述载流子从所述发射极区注入所述漂移区,被抑制的所述载流子聚集在所述抑制单元表面。
2.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,
多个所述抑制单元沿预设方向并列设置;其中,所述预设方向包括以下至少之一:
第一方向,所述第一方向为所述预定平面内所述发射极区指向所述集电极区的方向;
第二方向,所述第二方向为所述预定平面内垂直所述第一方向的方向;
第三方向,所述第三方向垂直所述预定平面。
3.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,
所述抑制单元,包括位于所述漂移区中的凹槽及填充在所述凹槽内的绝缘介质。
4.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,
所述抑制单元的横截面为U形;其中,所述U形的开口朝向所述发射极区。
5.根据权利要求1至4任一项所述的绝缘栅双极型晶体管,其特征在于,
所述发射极区与所述漂移区的掺杂类型相同,所述发射极区中第一类载流子的掺杂浓度,大于所述发射极区中第二类载流子的掺杂浓度;其中,所述第一类载流子为所述发射极区向所述漂移区注入的所述载流子;
所述集电极区与所述发射极区的掺杂类型不同,所述集电极区中所述第一类载流子的掺杂浓度,小于所述集电极区中所述第二类载流子的掺杂浓度。
6.根据权利要求1至4任一项所述的绝缘栅双极型晶体管,其特征在于,
所述抑制单元的成分包括二氧化硅。
7.一种绝缘栅双极型晶体管的制作方法,其特征在于,包括:
在同一预定平面内形成发射极区、体区、漂移区和集电极区;其中,所述体区,位于所述发射极区和所述漂移区之间,且与所述发射极区及所述漂移区接触;所述漂移区,位于所述体区与所述集电极区之间,且与所述集电极区接触;
形成位于所述漂移区中的至少一个抑制单元;其中,所述抑制单元,包括开口朝向所述发射极区的凹面,用于抑制注入所述漂移区的至少部分载流子向所述集电极区运动;所述载流子从所述发射极区注入所述漂移区,被抑制的所述载流子聚集在所述抑制单元表面。
8.根据权利要求7所述的制作方法,其特征在于,所述形成位于所述漂移区中的至少一个抑制单元,包括:
形成沿预设方向并列设置的多个所述抑制单元;
其中,所述预设方向包括以下至少之一:
第一方向,所述第一方向为所述预定平面内所述发射极区指向所述集电极区的方向;
第二方向,所述第二方向为所述预定平面内垂直所述第一方向的方向;
第三方向,所述第三方向垂直所述预定平面。
9.根据权利要求7所述的制作方法,其特征在于,所述形成位于所述漂移区中的至少一个抑制单元,包括:
在所述漂移区形成至少一个凹槽;
在所述至少一个凹槽内填充绝缘介质。
10.根据权利要求7项所述的制作方法,其特征在于,所述形成位于所述漂移区中的至少一个抑制单元,包括:
形成横截面为U形的所述抑制单元;其中,所述U形的开口朝向所述发射极区。
CN201910718548.2A 2019-08-05 2019-08-05 绝缘栅双极型晶体管及其制作方法 Active CN112331715B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910718548.2A CN112331715B (zh) 2019-08-05 2019-08-05 绝缘栅双极型晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910718548.2A CN112331715B (zh) 2019-08-05 2019-08-05 绝缘栅双极型晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN112331715A true CN112331715A (zh) 2021-02-05
CN112331715B CN112331715B (zh) 2024-04-02

Family

ID=74319890

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910718548.2A Active CN112331715B (zh) 2019-08-05 2019-08-05 绝缘栅双极型晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN112331715B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894149A (en) * 1996-04-11 1999-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having high breakdown voltage and method of manufacturing the same
US20010054738A1 (en) * 2000-04-26 2001-12-27 Seiji Momota Insulated gate semiconductor device
JP2006100779A (ja) * 2004-09-02 2006-04-13 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
CN102201439A (zh) * 2011-05-10 2011-09-28 电子科技大学 一种体内电导调制增强的沟槽型绝缘栅双极型晶体管
CN102779847A (zh) * 2012-07-18 2012-11-14 电子科技大学 一种载流子存储的沟槽双极型晶体管
CN109564943A (zh) * 2017-02-13 2019-04-02 富士电机株式会社 半导体装置
CN109713030A (zh) * 2018-12-25 2019-05-03 郑州师范学院 一种rc-igbt器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894149A (en) * 1996-04-11 1999-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having high breakdown voltage and method of manufacturing the same
US20010054738A1 (en) * 2000-04-26 2001-12-27 Seiji Momota Insulated gate semiconductor device
JP2006100779A (ja) * 2004-09-02 2006-04-13 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
CN102201439A (zh) * 2011-05-10 2011-09-28 电子科技大学 一种体内电导调制增强的沟槽型绝缘栅双极型晶体管
CN102779847A (zh) * 2012-07-18 2012-11-14 电子科技大学 一种载流子存储的沟槽双极型晶体管
CN109564943A (zh) * 2017-02-13 2019-04-02 富士电机株式会社 半导体装置
CN109713030A (zh) * 2018-12-25 2019-05-03 郑州师范学院 一种rc-igbt器件

Also Published As

Publication number Publication date
CN112331715B (zh) 2024-04-02

Similar Documents

Publication Publication Date Title
CN108321195B (zh) 一种具有阳极夹断槽的短路阳极soi ligbt
US9438227B2 (en) Gate-controlled p-i-n switch with a charge trapping material in the gate dielectric and a self-depleted channel
CN105409004A (zh) 横向功率半导体晶体管
CN107293585B (zh) 一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件
CN110504308B (zh) 一种高速低损耗的多槽栅高压功率器件
CN104319287A (zh) 一种沟槽栅型半导体器件结构及其制作方法
CN108365007B (zh) 绝缘栅双极型晶体管
GB2327295A (en) MOS controllable power semiconductor device
CN110473917B (zh) 一种横向igbt及其制作方法
US6084254A (en) Lateral bipolar mode field effect transistor
CN111326576B (zh) 一种具有纵向分离阳极的sa-ligbt器件
CN110504305B (zh) 一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件
CN110504313B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN112331715B (zh) 绝缘栅双极型晶体管及其制作方法
CN108447904B (zh) 一种横向igbt的制造方法
CN113394277A (zh) 沟槽栅igbt的元胞结构、其制备方法及沟槽栅igbt
CN106158939A (zh) 绝缘栅双极晶体管及其制造方法
US9461116B2 (en) Method of formation of a TI-IGBT
CN111769159B (zh) 一种具有多晶硅电子通道的sa-ligbt器件
CN112310205B (zh) 绝缘栅双极型晶体管及其制作方法
CN112018172A (zh) 绝缘栅双极型晶体管、智能功率器件及电子产品
CN112366227A (zh) 一种绝缘栅双极晶体管及其制备方法
CN114864573B (zh) Igbt器件
CN110504309B (zh) 一种高速低功耗高压功率器件
CN112310206B (zh) 绝缘栅双极晶体管及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant