CN112306133B - 稳压器 - Google Patents

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Abstract

一种稳压器，包括第一控制电路与第一电压调整电路。第一控制电路接收输出电压，依据输出电压，产生第一控制信号。第一电压调整电路耦接第一控制电路，接收第一控制信号，并依据第一控制信号，调整输出电压。

Description

稳压器
技术领域
本发明涉及集成电路领域，特别涉及一种稳压器。
背景技术
一般来说，随着集成电路制造工艺的不断进步，负载单元，例如中央处理单元(Central Processing Unit,CPU)的集成度日益提高，其整体功耗也不断增大。
然而，负载单元并不总是工作在重载状态，或者并不是每一部分均需要工作在重载状态，例如，提供一电压至中央处理单元的多个核心(core)，该电压可能被部分工作于高频的核心限制在较高值，而使工作于低频的核心浪费不必要的功耗。因此，对负载单元供电的方式仍有改善的空间。
发明内容
本发明提供一种稳压器，藉以提供合适的输出电压给负载单元，以有效地避免功率浪费的问题并降低电路整体的功耗。
本发明提供一种耦接负载单元的稳压器，被该负载单元影响输出电压，该稳压器包括第一控制电路以及第一电压调整电路。该稳压器通过第一控制电路依据输出电压产生第一控制信号，使得第一电压调整电路依据第一控制信号，调整输出电压至稳定。
本发明提供一种耦接负载单元的稳压器，进一步包括第二控制电路与第三控制电路，通过第二控制电路与第三控制电路控制第一电压调整电路调整输出电压，以有效地防止输出电压的下冲或过冲过大。
本发明提供一种耦接负载单元的稳压器，进一步包括第四控制电路与第二电压调整电路，并通过第四控制电路控制第二电压调整电路调整输出电压，以当负载单元由轻载向重载切换时，有效地防止电压超过过冲/下冲的极限值而造成负载单元宕机，并减小输出电压的纹波及增加电压的稳定性。
本发明提供一种耦接负载单元的稳压器，进一步包括第五控制电路，以当负载单元由轻载向重载切换时，有效地防止电压超过过冲/下冲的极限值而造成中央处理单元于重载下宕机，并减小输出电压的纹波及增加电压的稳定性。
本发明所公开的稳压器，适用于为可能对稳压器的输出电压产生影响的负载单元供电，以有效地避免功率浪费的问题并降低电路整体的功耗。
附图说明
图1为本发明一实施例所述的稳压器100的示意图；
图2为本发明一实施例所述的模拟数字转换器122的示意图；
图3为本发明一实施例所述的负载瞬态检测器124的示意图；
图4为本发明一实施例所述的数字比例积分控制器126的示意图；
图5为本发明一实施例所述的电压调整电路140的示意图；
图6为本发明另一实施例所述的稳压器600的示意图；
图7为本发明一实施例所述的数字比例积分控制器626的示意图；
图8为本发明一实施例所述的异步比较器阵列682的示意图；
图9为本发明一实施例所述的逻辑选择电路684的示意图；
图10为本发明一实施例所述的第三控制电路690的示意图；
图11为本发明一实施例所述的电压调整子电路640_f的示意图；
图12为本发明另一实施例所述的稳压器1200的示意图；
图13为本发明一实施例所述的第四控制电路1220的示意图；
图14为本发明一实施例所述的第一旗标信号pmos_flag、第四控制信号P_ctrl与输出电压VOUT的波形图；
图15为本发明另一实施例所述的稳压器1500的示意图；
图16为本发明一实施例所述的第五控制电路1540的示意图；
图17为本发明一实施例所述的第二旗标信号Vddo_flag与输出电压VOUT的波形图；
图18为本发明另一实施例所述的稳压器1800的示意图；以及
图19为本发明另一实施例所述的稳压器1900的示意图。
具体实施方式
在以下所列举的各实施例中，将以相同的附图标记代表相同或相似的元件或组件。
图1为本发明一实施例所述的稳压器100的示意图。在本实施例中，耦接负载单元160的稳压器100用于提供稳定的输出电压VOUT。如图1所示，稳压器100包括第一控制电路120与电压调整电路140。
电压调整电路140耦接第一控制电路120，接收第一控制信号D<n:0>，并依据第一控制信号D<n:0>，调整输出电压VOUT，其中n为正整数。如图1所示，本实施例是将电压调整电路140输出的输出电压VOUT反馈到第一控制电路120的输入端，作为第一控制电路120的输入电压。第一控制电路120接收输出电压VOUT，依据输出电压VOUT产生第一控制信号D<n:0>，该第一控制信号D<n:0>控制电压调整电路140内晶体管的导通数量，以调整输出电压VOUT，使受负载单元160影响的输出电压VOUT趋于平稳。
第一控制电路120包括模拟数字转换器(analog-to-digital converter,ADC)122、负载瞬态检测器(load transient detector,LTD)124以及数字比例积分控制器(digital proportional integral controller,DPIC)126。模拟数字转换器122接收输出电压VOUT，并对输出电压VOUT进行模拟-数字转换，以产生温度计码的第一内部控制信号DTE<a:0>以及二进制码的第二内部控制信号DADC<b:0>，其中，a、b为正整数。
负载瞬态检测器124耦接模拟数字转换器122，接收第一内部控制信号DTE<a:0>，并据第一内部控制信号DTE<a:0>使检测信号BST为对应的指示值。当第一内部控制信号DTE<a:0>为第一值，例如“000”时，表示负载单元160的电流突然减小致使输出电压VOUT出现过冲(overshoot)，当第一内部控制信号DTE<a:0>为第二值，例如“111”时，表示负载单元160的电流突然增大致使输出电压VOUT出现严重的下冲(undershoot)，在这两种情况下，负载瞬态检测器124产生的检测信号BST为第一指示值，例如“1”。当第一内部控制信号DTE<a:0>为第三值，例如“001”或“011”时，表示输出电压VOUT趋于平稳，负载瞬态检测器124产生的检测信号BST为第二指示值，例如“0”。
数字比例积分控制器126耦接模拟数字转换器122与负载瞬态检测器124，以分别接收第二内部控制信号DADC<b:0>与检测信号BST。数字比例积分控制器126依据检测信号BST，对第二内部控制信号DADC<b:0>进行比例积分处理，以产生第一控制信号D<n:0>。在本实施例中，检测信号BST可以控制数字比例积分控制器126的增益项的大小，该增益项包括比例项Kp与积分项KI。
举例来说，当检测信号BST为第一指示值，例如“1”时，表示输出电压VOUT中存在过冲或下冲，增大数字比例积分控制器126的增益项，以抑制输出电压VOUT的过冲或下冲。当检测信号BST为第二指示值，例如“0”时，表示输出电压VOUT中不存在过冲或下冲，减小数字比例积分控制器126的增益项，以保持输出电压VOUT稳定。之后将结合图2至图4分别对模拟数字转换器122、负载瞬态检测器124以及数字比例积分控制器126进行说明。
根据本发明另一实施例，图1所示的第一控制电路120还包括第一符号转换器(图未示)以及第二符号转换器(图未示)。将图1的模拟数字转换器122与数字比例积分控制器126的连接断开，将第一符号转换器耦接模拟数字转换器122的输出端，以接收第二内部控制信号DADC<b:0>，由第一符号转换器为第二内部控制信号DADC<b:0>增添符号位，再将已增添符号位的第二内部控制信号DADC<b:0>输出至数字比例积分控制器126，以指示欲将输出电压VOUT上拉或下拉。将图1的数字比例积分控制器126与电压调整电路140的连接断开，将第二符号转换器耦接数字比例积分控制器126的输出端，以接收附带有符号位的第一控制信号DADC<n:0>，由第二符号转换器将第一控制信号DADC<n:0>附带的符号位删除，再将已删除符号位的第一控制信号DADC<n:0>输出至电压调整电路140，以支持电压调整电路140的操作。
图2为本发明一实施例所述的模拟数字转换器122的示意图。如图2所示，模拟数字转换器122包括偏压信号产生器210、时钟信号产生器220、参考电压产生器230、比较器组240以及译码器250。其中，偏压信号产生器210产生偏压信号VB1，时钟信号产生器220产生时钟信号CLK1，参考电压产生器230依据参考电压选择信号Vref_sel产生参考电压VREF1，该参考电压VREF1包括多个子参考电压VREF1_1～VREF1_c，其中，c为正整数。
比较器组240包括比较器240_1～240_c。比较器240_1～240_c中的每一个包括第一输入端、第二输入端、第三输入端、第四输入端与输出端。比较器240_1～240_c中的每一个的第一输入端接收输出电压VOUT。比较器240_1～240_c中的每一个的第二输入端耦接时钟信号产生器220以接收时钟信号CLK1。比较器240_1～240_c中的每一个的第三输入端耦接偏压信号产生器210以接收偏压信号VB1。比较器240_1～240_c中的每一个的第四输入端耦接参考电压产生器230以分别接收对应的子参考电压VREF1_1～VREF1_c。比较器240_1～240_c各自产生一位的温度计码T<1>～T<c>并自输出端输出。译码器250耦接比较器240_1～240_c的输出端，以接收这些温度计码T<1>～T<c>，译码器250对这些温度计码T<1>～T<c>进行温度计码-二进制码的转换以产生二进制的第二内部控制信号DADC<b:0>并自输出端输出。根据本发明一实施例，当需要产生b+1位的第二内部控制信号DADC<b:0>，正整数c需要至少为2b+1-1，其中，正整数b可以取为3、4或者5等正整数，b值越大，将使第一控制电路120的环路增益越大。根据本发明一实施例，以温度计码T<1>～T<c>的中间位及中间位前后等间隔的至少两位作为前述第一内部控制信号DTE<a:0>，正整数a可以取为2、4、6等偶数，且温度计码T<1>～T<c>的中间位与取值的至少两位间的间隔越大，将使第一控制电路120的灵敏度越低。举例而言，本发明一实施例是以温度计码T<1>～T<c>的中间位及中间位之前的相邻位以及之后的相邻位作为第一内部控制信号DTE<2:0>。本发明另一实施例是以温度计码T<1>～T<c>的中间位及中间位之前的第二位以及之后的第二位作为第一内部控制信号DTE<2:0>。其中，中间位与取值的至少两位的间隔越大将使第一控制电路120的灵敏度越低。本发明另一实施例是以温度计码T<1>～T<c>的中间位及中间位之前的相邻位、第二位以及之后的相邻位、第二位作为第一内部控制信号DTE<4:0>。
根据本发明另一实施例，模拟数字转换器122也可以不包括偏压信号产生器210、时钟信号产生器220以及参考电压产生器230至少一个，而自模拟数字转换器122之外接收偏压信号VB1、时钟信号CLK1、参考电压VREF1中的至少一个。
图3为本发明一实施例所述的负载瞬态检测器124的示意图。图3例示处理三位的第一内部控制信号DTE<2:0>的情形，其中，负载瞬态检测器124包括反相器310、反相器320、反相器330、反相器340、反相器350、反相器360、RS触发器370、RS触发器380以及异或门390。
反相器310包括输入端与输出端，反相器310的输入端接收第一内部控制信号DTE<2:0>的位信号DTE<2>。反相器320包括输入端与输出端，反相器320的输入端接收第一内部控制信号DTE<2:0>的位信号DTE<1>。反相器330包括输入端与输出端，反相器330的输入端接收第一内部控制信号DTE<2:0>的位信号DTE<1>。反相器340包括输入端与输出端，反相器340的输入端耦接反相器310的输出端以接收反相的位信号DTE<2>。反相器350包括输入端与输出端，反相器350的输入端接收第一内部控制信号DTE<2:0>的位信号DTE<0>。反相器360包括输入端与输出端，反相器360的输入端耦接反相器320的输出端以接收反相的位信号DTE<1>。RS触发器370包括第一输入端、第二输入端、第一输出端与第二输出端，RS触发器370的第一输入端耦接反相器330的输出端以接收反相的位信号DTE<1>，RS触发器370的第二输入端耦接反相器340的输出端。RS触发器380包括第一输入端、第二输入端、第一输出端与第二输出端以接收延迟的位信号DTE<2>，RS触发器380的第一输入端耦接反相器350的输出端以接收反相的位信号DTE<0>，RS触发器380的第二输入端耦接反相器360的输出端以接收延迟的位信号DTE<1>。异或门390包括第一输入端、第二输入端与输出端。异或门390的第一输入端耦接RS触发器370的第一输出端，异或门390的第二输入端耦接RS触发器380的第二输出端，异或门390的输出端输出检测信号BST。
根据本发明一实施例，若第一内部控制信号DTE<a:0>的位数多于三位，例如为5位、7位时，需要对应增加反相器以及RS触发器的个数，用来反相第一内部控制信号DTE<a:0>中的第1个位信号DTE<0>，将反相的第1个位信号DTE<0>提供至第1个RS触发器的第一输入端，以及延时第一内部控制信号DTE<a:0>中的第2个位信号DTE<1>，将延时的第2个位信号DTE<1>提供至第1个RS触发器的第二输入端；反相第一内部控制信号DTE<a:0>中的第2个位信号DTE<1>，将反相的第2个位信号DTE<1>提供至第2个RS触发器的第一输入端，延时第一内部控制信号DTE<a:0>中的第3个位信号DTE<2>，将延时的第3个位信号DTE<2>提供至第2个RS触发器的第二输入端；……；反相第一内部控制信号DTE<a:0>中的第a个位信号DTE<a-1>，将反相的第a个位信号DTE<a-1>提供至第a个RS触发器的第一输入端，延时第一内部控制信号DTE<a:0>中的第(a+1)个位信号DTE<a>，将延时的第(a+1)个位信号DTE<a>提供至第a个RS触发器的第二输入端。最终由一异或门对第1个至第a个RS触发器的输出信号进行异或操作以产生检测信号BST。
负载瞬态检测器124自模拟数字转换器122接收第一内部控制信号DTE<a:0>以产生检测信号BST。当第一内部控制信号DTE<a:0>为第一值，例如“000”或为第二值，例如“111”时，表示负载单元160的电流突然减小/增大致使输出电压VOUT出现过冲/下冲，负载瞬态检测器124将产生并输出为第一指示值，例如“1”的检测信号BST。当第一内部控制信号DTE<a:0>为第三值，例如“001”或“011”时，表示输出电压VOUT没有过冲/下冲，负载瞬态检测器124将产生并输出为第二指示值，例如“0”的检测信号BST。
图4为本发明一实施例所述的数字比例积分控制器126的示意图。如图4所示，数字比例积分控制器126包括移位器(shifter)410、移位器420、加法器430、寄存器440与加法器450。
移位器410接收检测信号BST与二进制的第二内部控制信号DADC<b:0>，以产生为KP*DADC<b:0>的第一移位信号。移位器410依据检测信号BST，控制移位器410的比例项KP的大小，而使第二内部控制信号DADC<b:0>向左或向右移位，比例项KP控制第二内部控制信号DADC<b:0>向左或向右移位的位数。移位器420接收第二内部控制信号DADC<b:0>与检测信号BST，以产生为KI*DADC<b:0>的第二移位信号。移位器420依据检测信号BST，控制移位器420的积分项KI的大小，而使第二内部控制信号DADC<b:0>向左或向右移位，积分项KI控制第二内部控制信号DADC<b:0>向左或向右移位的位数。
加法器430耦接移位器420，加法器430的第一输入端接收第二移位信号，加法器430的第二输入端接收第一加法信号，于时钟信号CLK的第一时钟周期，加法器430将第二移位信号与第一加法信号相加以产生第二加法信号。寄存器440耦接加法器430，寄存器440的数据输入端接收第二加法信号，寄存器440将在第二时钟周期的时钟信号CLK的驱动下将第二加法信号反馈到加法器430的第二输入端，以作为加法器430在第二时钟周期执行加法计算时的第一加法信号。在第二时钟周期的时钟信号CLK驱动寄存器440输出第二加法信号之前，耦接移位器410与寄存器440的加法器450将接收到的第一时钟周期的第一移位信号与第一时钟周期的第一加法信号相加，以产生第一时钟周期的第一控制信号D[d-1]，其中，第二时钟周期是时钟信号CLK的某一时钟周期，第一时钟周期是与第二时钟周期相邻的前一时钟周期。第二时钟周期的控制信号D[d]可以以下计算式表示：
D[d]＝D[d-1]+KP{DADC[d]-DADC[d-1]}+KIDADC[d-1]
其中，D[d]为时钟信号CLK的第二时钟周期的第一控制信号D<n:0>，D[d-1]为时钟信号CLK第一时钟周期的第一控制信号D<n:0>，KP为移位器410的比例项，KI为移位器420的积分项，DADC[d]为时钟信号CLK的第二时钟周期的第二内部控制信号DADC<b:0>，DADC[d-1]为时钟信号CLK的第一时钟周期的第二内部控制信号DADC<b:0>。
当检测信号BST为“0”，移位器410以及移位器420分别依据检测信号BST，减小比例项KP以及积分项KI，以分别将第二内部控制信号DADC<0:4>向右移位，减小第一控制信号D<n:0>。当检测信号BST为“1”，移位器410以及移位器420分别依据检测信号BST，增大比例项KP以及积分项KI，以分别将第二内部控制信号DADC<b:0>向左移位，增大第一控制信号D<n:0>。
图5为本发明一实施例所述的电压调整电路140的示意图。如图5所示，对应于第一控制信号D<n:0>的位信号D<0>～D<n>，电压调整电路140至少包括反相器520_1～520_n+1以及晶体管组540_1～540_n+1。如图5所示，反相器520_1的输入端接收位信号D<0>，反相器520_1的输出端输出反相的位信号DB<0>，晶体管组540_1包括20个晶体管，该20个晶体管的栅极接收该反相的位信号DB<0>，该20个晶体管的源极接收电源电压VDD，该20个晶体管的漏极耦接输出电压VOUT，该20个晶体管由该反相的位信号DB<0>控制通断而对输出电压VOUT产生影响。反相器520_2的输入端接收位信号D<1>，反相器520_2的输出端输出反相的位信号DB<1>，晶体管组540_2包括21个晶体管，该21个晶体管的栅极接收该反相的位信号DB<1>，该21个晶体管的源极接收电源电压VDD，该21个晶体管的漏极耦接输出电压VOUT，该21个晶体管由该反相的位信号DB<1>控制通断而对输出电压VOUT产生影响。……。反相器520_n+1的输入端接收位信号D<n>，反相器520_n+1的输出端输出反相的位信号DB<n>，晶体管组540_n+1包括2n个晶体管，该2n个晶体管的栅极接收该反相的位信号DB<n>，该2n个晶体管的源极接收电源电压VDD，该2n个晶体管的漏极耦接输出电压VOUT，该2n个晶体管由该反相的位信号DB<n>控制通断而对输出电压VOUT产生影响。
因而，藉由控制第一控制信号D<n:0>的大小，可以控制电压调整电路140中导通的晶体管的数量，使输出电压VOUT趋于稳定。具体地，当第一控制信号D<n:0>增大，亦即第一控制信号D<n:0>的更高位的位信号变为“1”时，将指数级地导通更多的晶体管，使输出电压VOUT被迅速拉回。当第一控制信号D<n:0>减小，亦即第一控制信号D<n:0>的更低位的位信号变为“1”时，将平缓地调节导通的晶体管的数量，而使输出电压VOUT不至于产生大的变化。根据本发明一实施例，晶体管组540_1～540_n+1各自包括的20～2n个晶体管为P型晶体管。
因受时钟信号CLK的影响，图1至图5所示的实施例，适用于抑制时长较长，比如时长大于时钟信号CLK的一个时钟周期的输出电压VOUT的下冲或过冲，通过第一控制电路120产生的第一控制信号D<n:0>调整电压调整电路140中导通的晶体管的数量，可以使输出电压VOUT趋于平稳，其中输出电压VOUT的的下冲或过冲是受负载单元160影响产生。
图6为本发明另一实施例所述的稳压器600的示意图。参考图6，耦接负载单元660的稳压器600包括第一控制电路620、电压调整电路640、第二控制电路680以及第三控制电路690。
如图6所示，第二控制电路680耦接电压调整电路640的输出端以接收输出电压VOUT。第二控制电路680依据输出电压VOUT产生第一选择信号US_sel、第二选择信号OS_sel以及保护信号USO/OSO。第二控制电路680输出第一选择信号US_sel、第二选择信号OS_sel到电压调整电路640，输出保护信号USO/OSO到第一控制电路620以及电压调整电路640。第一控制电路620耦接电压调整电路640以及第二控制电路680以分别接收输出电压VOUT以及保护信号USO/OSO，第一控制电路620依据输出电压VOUT以及保护信号USO/OSO产生第一控制信号D<n:0>并将第一控制信号D<n:0>输出到电压调整电路640。第三控制电路690产生并输出第三控制信号P_sel至电压调整电路640。电压调整电路640耦接第一控制电路620、第二控制电路680以及第三控制电路690以分别接收第一控制信号D<n:0>、第一选择信号US_sel、第二选择信号OS_sel、保护信号USO/OSO以及第三控制信号P_sel，并依据第一控制信号D<n:0>，第一选择信号US_sel、第二选择信号OS_sel、保护信号USO/OSO以及第三控制信号P_sel调整导通的晶体管的数量而使输出电压VOUT趋于平稳。
如图6所示，第一控制电路620包括模拟数字转换器122、负载瞬态检测器124以及数字比例积分控制器626。其中，模拟数字转换器122与前述数字模拟转换器122相同，负载瞬态检测器124与前述数字比例积分控制器124相同，故此不再赘述，而关于数字比例积分控制器626将于之后结合图7进行说明。
通过第二控制电路680可以进一步地抑制时长较短，例如时长小于时钟信号CLK的一个时钟周期的输出电压VOUT的下冲或过冲。第二控制电路680包括异步比较器阵列682与逻辑选择电路684。异步比较器阵列682耦接电压调整电路640的输出端以接收输出电压VOUT，异步比较器阵列682产生保护信号USO/OSO。其中，保护信号USO/OSO包括e对子保护信号USO<1>-OSO<1>～USO<e>-OSO<e>，e为正整数。
通过一比较器比较输出电压VOUT与第一比较电压VREF2_1_f，以产生子保护信号USO<f>，其中，第一比较电压VREF2_1_f等于输出电压VOUT的理想值减去f倍的步长电压，代表第一比较电压VREF2_1_1～VREF2_1_e中的任意一个，子保护信号USO<f>则代表子保护信号USO<1>～USO<e>中的对应个。例如，当输出电压VOUT的理想值为800mV，步长电压为15mV时，通过一比较器比较输出电压VOUT与785mV的第一比较电压VREF2_1_1，产生子保护信号USO<1>；通过另一比较器比较输出电压VOUT与770mV的第一比较电压VREF2_1_2，产生子保护信号USO<2>；……；通过另一比较器比较输出电压VOUT与(800-15e)mV的第一比较电压VREF2_1_e，产生子保护信号USO<e>。
通过另一比较器比较输出电压VOUT与第二比较电压VREF2_2_f，以产生与子保护信号USO<f>成对的子保护信号OSO<f>，其中，第二比较电压VREF2_2_f等于输出电压VOUT的理想值加上f倍的步长电压，代表第二比较电压VREF2_2_1～VREF2_2_e中与第一比较电压VREF2_1_f对应的一个，子保护信号OSO<f>则代表子保护信号OSO<1>～OSO<e>中与子保护信号USO<f>成对的一个。例如，当输出电压VOUT的理想值为800mV，步长电压为15mV时，通过一比较器比较输出电压VOUT与815mV的第二比较电压VREF2_2_1，产生子保护信号OSO<1>；通过另一比较器比较输出电压VOUT与830mV的第二比较电压VREF2_2_2，产生子保护信号OSO<2>；……；通过另一比较器比较输出电压VOUT与(800+15e)mV的第二比较电压VREF2_2_e，产生子保护信号OSO<e>。
选择逻辑电路684耦接异步比较器阵列682与电压调整电路640，选择逻辑电路684接收保护信号USO/OSO中的两对子保护信号，以产生第一选择信号US_sel与第二选择信号OS_sel，该两对子保护信号包括USO<2>-OSO<2>～USO<e>-OSO<e>中的任意一对以及第一对子保护信号USO<1>-OSO<1>。
根据本发明另一实施例，图6所示的第一控制电路620还包括第一符号转换器(图未示)以及第二符号转换器(图未示)。将图6的模拟数字转换器122与数字比例积分控制器626的连接断开，将第一符号转换器耦接模拟数字转换器622的输出端，以接收第二内部控制信号DADC<b:0>，由第一符号转换器为第二内部控制信号DADC<b:0>增添符号位，再将已增添符号位的第二内部控制信号DADC<b:0>输出至数字比例积分控制器626，以指示欲将输出电压VOUT上拉或下拉。将图6的数字比例积分控制器626输出第一控制信号DADC<n:0>至电压调整电路640的连接断开，将第二符号转换器耦接数字比例积分控制器626的输出端，以接收附带有符号位的第一控制信号DADC<n:0>，由第二符号转换器将第一控制信号DADC<n:0>附带的符号位删除，再将已删除符号位的第一控制信号DADC<n:0>输出至电压调整电路640，以支持电压调整电路640的操作。
此外，关于第三控制电路690将于之后结合图10进行说明，关于电压调整电路640将于之后结合图11进行说明。
图7为本发明一实施例所述的数字比例积分控制器626的示意图。如图7所示，数字比例积分控制器626包括移位器710、移位器720、加法器730、寄存器740以及加法器750。
移位器710接收二进制的第二内部控制信号DADC<b:0>与检测信号BST，以产生第一移位信号KP*DADC<b:0>。移位器710依据检测信号BST，控制移位器710的比例项KP的大小，而使第二内部控制信号DADC<b:0>向左或向右移位，其中该比例项KP控制第二内部控制信号DADC<b:0>向左或向右移位的位数。移位器720接收第二内部控制信号DADC<b:0>、检测信号BST、保护信号USO/OSO以及寄存器740输出的第三加法信号，以产生第二移位信号。保护信号USO/OSO指示移位器720进行切换积分项KI以及输入信号的操作。当保护信号USO/OSO中有任一子保护信号USO<f>或OSO<f>为“1”时，代表输出电压VOUT中存在过冲/下冲，移位器720将依据为“1”的子保护信号USO<f>产生为1/k的第三加法信号的第二移位信号，或者依据为“1”的子保护信号OSO<f>产生为-1/k的第三加法信号的第二移位信号，其中，k为2的i次幂，i为正整数。当保护信号USO/OSO中没有为“1”的子保护信号时，代表输出电压VOUT中不存在过冲/下冲，仍由检测信号BST控制移位器720的积分项KI的大小，产生为KI*DADC<b:0>的第二移位信号。
加法器730耦接移位器720，加法器730的第一输入端接收第二移位信号，加法器730的第二输入端接收第三加法信号，于时钟信号CLK的第三时钟周期，加法器730将第二移位信号与第三加法信号相加以产生第四加法信号。寄存器740耦接加法器730，寄存器740的数据输入端接收第四加法信号，寄存器740将在第四时钟周期的时钟信号CLK的驱动下输出第四加法信号并将该第四加法信号反馈到加法器730的第二输入端以及移位器720的输入端，作为于第四时钟周期，加法器730执行加法计算以及移位器720执行切换的第三加法信号。在第四时钟周期的时钟信号CLK驱动寄存器740输出第四加法信号之前，耦接移位器710与寄存器740的加法器750将接收到的第三时钟周期的第一移位信号与第三时钟周期的第三加法信号相加，以产生第三时钟周期的第一控制信号D[d-1]。其中，第四时钟周期是时钟信号CLK的某一时钟周期，第三时钟周期是时钟信号CLK的与第四时钟周期相邻的前一时钟周期。
当保护信号USO/OSO中没有为“1”的子保护信号时，时钟信号CLK的第四时钟周期的第一控制信号D[d]可以表示为：
D[d]＝D[d-1]+KP{DADC[d]-DADC[d-1]}+KIDADC[d-1]
其中，D[d]为时钟信号CLK的第四时钟周期的第一控制信号D<n:0>，D[d-1]为时钟信号CLK的第三时钟周期的第一控制信号D<n:0>，KP为移位器710的比例项，KI为移位器720的积分项，DADC[d]为时钟信号CLK的第四时钟周期的第二内部控制信号DADC<b:0>，DADC[d-1]为时钟信号CLK的第三时钟周期的第二内部控制信号DADC<b:0>。
当保护信号USO/OSO中的任一子保护信号USO<f>或OSO<f>为“1”时，时钟信号CLK的第四时钟周期的第一控制信号D[d]可以表示为：
当任一子保护信号USO<f>为1，
Figure BDA0002721274600000131
当任一子保护信号OSO<f>为1，
Figure BDA0002721274600000132
其中，D[d]为时钟信号CLK的第四时钟周期的第一控制信号D<n:0>，D[d-1]为时钟信号CLK的第三时钟周期的第一控制信号D<n:0>，KP为移位器710的比例项，KI为移位器720的积分项，DADC[d]为时钟信号CLK的第四时钟周期的第二内部控制信号DADC<b:0>，DADC[d-1]为时钟信号CLK的第三时钟周期的第二内部控制信号DADC<b:0>。
当保护信号USO/OSO中的任一子保护信号USO<f>或OSO<f>为“1”，移位器720以±1/k的第三加法信号作为第二移位信号，以快速增加/减小第一控制信号D<n:0>，其中，k为2的i次幂，i为正整数。因此，本发明另一实施例是以保护信号USO/OSO为选择控制信号控制一选通开关，当保护信号USO/OSO中的任一子保护信号USO<f>或OSO<f>为“1”时，以除第三加法信号的后i位外的位信号作为第二移位信号(±1/k的第三加法信号)，由寄存器740的输出端直接输出至加法器730的第一输入端。当保护信号USO/OSO中没有子保护信号为“1”，则仍由移位器720输出为KI*DADC<b:0>的第二移位信号至加法器730的第一输入端，数字比例积分控制器626执行与前述数字比例积分控制器126相同的操作。
图8为本发明一实施例所述的异步比较器阵列682的示意图。如图8所示，异步比较器阵列682包括偏压信号产生器810、启动信号产生器820、参考电压产生器830以及比较器组840。偏压信号产生器810产生偏压信号VB2。启动信号产生器820产生启动信号EN。参考电压产生器830产生参考电压VREF2，该参考电压VREF2包括前述e个第一比较电压VREF2_1_1～VREF2_1_e以及前述e个第二比较电压VREF2_2_1～VREF2_2_e，以产生前述包括e对子保护信号的保护信号USO/OSO。
比较器组840包括比较器842_1～842_e以及比较器844_1～844_e。比较器842_1～842_e中的每一个包括第一输入端、第二输入端、第三输入端、第四输入端以及输出端。比较器842_1～842_e中的每一个的第一输入端接收输出电压VOUT。比较器842_1～842_e中的每一个的第二输入端耦接启动信号产生器820以接收启动信号EN。比较器842_1～842_e中的每一个的第三输入端耦接偏压信号产生器810以接收偏压信号VB2。比较器842_1～842_e中的每一个的第四输入端耦接参考电压产生器830以各自接收第一比较电压VREF2_1_1～VREF2_1_e。
比较器842_1的第四输入端耦接参考电压产生器830以接收第一比较电压VREF2_1_1，比较器842_1比较输出电压VOUT与该第一比较电压VREF2_1_1以产生子保护信号USO<1>。比较器842_2的第四输入端耦接参考电压产生器830以接收第一比较电压VREF2_1_2，比较器842_2比较输出电压VOUT与第一比较电压VREF2_1_2以产生子保护信号USO<2>。……。比较器842_e的第四输入端耦接参考电压产生器830以接收第一比较电压VREF2_1_e，比较器842_e比较输出电压VOUT与第一比较电压VREF2_1_e以产生子保护信号USO<e>。
比较器844_1～844_e中的每一个包括第一输入端、第二输入端、第三输入端、第四输入端以及输出端。比较器844_1～844_e中的每一个的第一输入端接收输出电压VOUT。比较器844_1～844_e中的每一个的第二输入端耦接启动信号产生器820以接收启动信号EN。比较器844_1～844_e中的每一个的第三输入端耦接偏压信号产生器810以接收偏压信号VB2。比较器844_1～844_e中的每一个的第四输入端耦接参考电压产生器830以各自接收第二比较电压VREF2_2_1～VREF2_2_e。
比较器844_1的第四输入端耦接参考电压产生器830以接收第二比较电压VREF2_2_1，比较器844_1比较输出电压VOUT与第二比较电压VREF2_2_1以产生子保护信号OSO<1>。比较器844_2的第四输入端耦接参考电压产生器830以接收第二比较电压VREF2_2_2，比较器844_2比较输出电压VOUT与第二比较电压VREF2_2_2以产生子保护信号OSO<2>。……。比较器844_e的第四输入端耦接参考电压产生器830以接收第二比较电压VREF2_2_e，比较器844_e比较输出电压VOUT与第二比较电压VREF2_2_e以产生子保护信号OSO<e>。
图9为本发明一实施例所述的选择逻辑电路684的示意图。如图9所示，选择逻辑电路684包括与非门902、与非门904、反相器906、反相器908、与门910、与门912、D触发器914_1～914_g、D触发器916_1～916_g、反相器918、与门920、反相器922以及与门924。
如前所述，选择逻辑电路684接收保护信号USO/OSO中的两对子保护信号，以产生第一选择信号US_sel与第二选择信号OS_sel，该两对子保护信号包括USO<2>-OSO<2>～USO<e>-OSO<e>中的任意一对以及第一对子保护信号USO<1>-OSO<1>。如图9所示，与非门902包括第一输入端、第二输入端与输出端。与非门902的第一输入端接收子保护信号OSO<1>，与非门902的第二输入端接收第二选择信号OS_sel。与非门904包括第一输入端、第二输入端与输出端。与非门904的第一输入端接收子保护信号USO<1>，与非门904的第二输入端接收第一选择信号US_sel。反相器906包括输入端与输出端。反相器906的输入端例如接收子保护信号USO<3>。反相器908包括输入端与输出端。反相器908的输入端则接收子保护信号OSO<3>。
与门910包括第一输入端、第二输入端与输出端。与门910的第一输入端耦接反相器906的输出端。与门910的第二输入端接收重置信号Rst。与门912包括第一输入端、第二输入端与输出端。与门912的第一输入端耦接反相器908的输出端。与门912的第二输入端接收重置信号Rst。
D触发器914_1～914_g各自包括第一输入端(D端)、第二输入端(CK端)、第三输入端(S端)、第四输入端(R端)以及输出端(Q端)。其中，第1个D触发器914_1的第一输入端接收数据信号TiL，数据信号TiL例如恒为低电平。第j+1个D触发器914_j+1的第一输入端耦接第j个D触发器914_j的输出端，其中，正整数j小于g。举例来说，第2个D触发器914_2的第一输入端耦接第1个D触发器914_1的输出端，第3个D触发器914_3的第一输入端耦接第2个D触发器914_2的输出端，……，第g个D触发器914_g的第一输入端耦接第g-1个D触发器914_g-1的输出端。D触发器914_1～914_g的第二输入端接收时钟信号CLK。D触发器914_1～914_g的第三输入端耦接与非门902的输出端，以接收与非门902的输出信号。D触发器914_1～914_g的第四输入端耦接与门910的输出端，以接收与门910的输出信号。
D触发器916_1～916_g各自包括第一输入端(D端)、第二输入端(CK端)、第三输入端(S端)、第四输入端(R端)以及输出端(Q端)。第1个D触发器916_1的第一输入端接收数据信号TiL。第j+1个D触发器916_j+1的第一输入端耦接该第j个D触发器916_j的该输出端。举例来说，第2个D触发器916_2的第一输入端耦接第1个D触发器916_1的输出端，第3个D触发器916_3的第一输入端耦接第2个D触发器916_2的输出端，……，第g个D触发器916_g的第一输入端耦接第g-1个D触发器916_g-1的输出端。D触发器916_1～916_g的第二输入端接收时钟信号CLK。D触发器916_1～916_g的第三输入端耦接与非门904的输出端，接收与非门904的输出信号。D触发器916_1～916_g的第四输入端耦接与门912的输出端，接收与门912的输出信号，其中，g为大于1的正整数。
反相器918包括输入端与输出端。反相器918的输入端耦接D触发器914_g的输出端。与门920包括第一输入端、第二输入端与输出端。与门920的第一输入端耦接反相器918的输出端，以接收反相器918的输出信号。与门920的第二输入端接收重置信号Rst。与门920的输出端输出第一选择信号US_sel。
反相器922包括输入端与输出端。反相器922的输入端耦接D触发器916_g的输出端。与门924包括第一输入端、第二输入端与输出端。与门924的第一输入端耦接反相器922的输出端，以接收反相器922的输出信号。与门924的第二输入端接收重置信号Rst。与门924的输出端输出第二选择信号OS_sel。
藉由与非门902、D触发器914_1～914_g、反相器918以及与门920产生第一选择信号US_sel，藉由与非门904、D触发器916_1～916_g、反相器922、与门924产生第二选择信号OS_sel，以检测输出电压VOUT是否陷于在某对前述第二比较电压VREF2_2_f以及第一比较电压VREF2_1_f之间持续波动的异常情形。
图10为本发明一实施例所述的第三控制电路690的示意图。如图10所示，第三控制电路690包括数字比较逻辑电路1010、选择电路1020、选择电路1030、功率晶体管组1040、模拟负载1050、功率晶体管组1060、数字负载1070、比较器1080与逻辑电路1090。
数字比较逻辑电路1010接收参考电压选择信号Vref_sel与参考码信号Ref_code，以根据参考电压选择信号Vref_sel与参考码信号Ref_code产生控制信号CTR。选择电路1020包括输入端、第一输出端、第二输出端与控制端，选择电路1020的控制端接收模式切换信号Mode_sel。选择电路1030包括第一输入端、第二输入端、输出端与控制端，选择电路1030的控制端接收模式切换信号Mode_sel。
功率晶体管组1040耦接选择电路1020的第一输出端以接收选择电路1020输出的第一输出信号，功率晶体管组1040根据该第一输出信号产生第一输入信号，功率晶体管组1040还耦接选择电路1030的第一输入端，以将该第一输入信号输出至选择电路1030的第一输入端。
模拟负载1050耦接数字比较逻辑电路1010以及功率晶体管组1040。模拟负载1050接收控制信号CTR，并在控制信号CTR的控制下产生不同的阻抗值。在本实施例中，模拟负载1050例如包括串联或并联的电阻与电容。
功率晶体管组1060耦接选择电路1020的第二输出端以接收选择电路1020输出的第二输出信号，功率晶体管组1060根据该第二输出信号产生第二输入信号，功率晶体管组1060还耦接选择电路1030的第二输入端，以将该第二输入信号输出至选择电路1030的第二输入端。
数字负载1070耦接数字比较逻辑电路1010以及功率晶体管组1060，数字负载1070接收控制信号CTR，在控制信号CTR的控制下，可以实现对数字负载1070内的逻辑组件的微调，在本实施例中，数字负载1070例如包括多个串联或并联的逻辑组件。
比较器1080包括第一输入端、第二输入端与输出端。比较器1080的第一输入端耦接选择电路1030的输出端。比较器1080的第二输入端接收参考电压VREF3。逻辑电路1090耦接比较器1080的输出端与选择电路1020的输入端，逻辑电路1090依据比较器1080的输出信号产生第三控制信号P_sel并将第三控制信号P_sel输出到选择电路1020的输入端。
其中，模拟负载1050具有反应速度快的优点，但不够精准，数字负载1070精准但是反应速度慢，所以预先利用数字负载1070对模拟负载1050进行校准。
具体地，预先使第三控制电路690工作在数字负载模式，设置模式选择信号Mode_sel为第一电平，从而使选择电路1020将第三控制信号P_sel作为前述第二输出信号输出至功率晶体管组1060，由功率晶体管组1060产生合适的电压/电流去带动数字负载1070，其中，数字负载1070被按比例设定为微缩的前述负载单元660。选择电路1030在第一电平的模式选择信号Mode_sel的控制下将功率晶体管组1060产生的第二输入信号作为选择电路1030的输出信号输出至比较器1080的第一输入端。比较器1080比较功率晶体管组1060产生的第二输入信号与参考电压VREF3，产生输出信号并输出至逻辑电路1090，逻辑电路1090对比较器1080产生的输出信号进行逻辑运算，以产生第三控制信号P_sel。其中，选择电路1020、功率晶体管组1060、选择电路1030、比较器1080、逻辑电路1090形成一个负反馈回路，该负反馈回路通过驱动数字负载1070达到平衡，从而产生稳定的第三控制信号P_sel。接着，将模式选择信号Mode_sel切换为第二电平，切换第三控制电路690到模拟负载模式，调整参考电压选择信号Vref_sel与参考码信号Ref_code，通过控制信号CTR将第三控制信号P_sel调整到与数字负载模式下产生的稳定的第三控制信号P_sel一致，完成校准工作，实现对模拟负载模式下的第三控制信号P_sel的初始化。
第三控制信号P_sel的初始化完成后，选择电路1010将第三控制信号P_sel作为选择电路1020的第一输出信号输出至功率晶体管组1040，由功率晶体管组1040产生电压/电流带动模拟负载1050，其中，模拟负载1050被按比例设定为微缩的前述负载单元660。选择电路1030在第二电平的模式选择信号Mode_sel的控制下将功率晶体管组1040产生的第一输入信号作为选择电路1030的输出信号输出至比较器1080的第一输入端。比较器1080比较功率晶体管组1040产生的第一输入信号与参考电压VREF3，以对第三控制信号P_sel进行工作状态下的调节。其中，选择电路1020、功率晶体管组1040、选择电路1030、比较器1080、逻辑电路1090形成一个负反馈回路，该负反馈回路通过驱动模拟负载1050调整第三控制信号P_sel，以对电压调整电路640内的导通的晶体管的数量进行调整。
图11为本发明一实施例所述的电压调整子电路640_f的示意图。对应于前述子保护信号USO/OSO的对数e，电压调整电路640包括e个电压调整子电路640_1～640_e，若以e等于4为例，则电压调整电路640包括4个电压调整子电路640_1～640_4。这些电压调整子电路640_1～640_e各自接收1对子保护信号，例如，电压调整子电路640_1接收第1对子保护信号USO<1>-OSO<1>，电压调整子电路640_2接收第2对子保护信号USO<2>-OSO<2>，电压调整子电路640_3接收USO<3>-OSO<3>，……，电压调整子电路640_e接收第e对子保护信号USO<e>-OSO<e>。除此之外，电压调整子电路640_1～640_e彼此间接收的信号相同且具有相同的结构。以下以电压调整子电路640_f为例进行详细的说明，电压调整子电路640_f代表了子电压调整电路640_1～640_e中的任意一个，例如，当f为1，图11所示为电压调整子电路640_1，电压调整子电路640_1接收第1对子保护信号USO<1>-OSO<1>。当f为2，图11所示为电压调整子电路640_2，电压调整子电路640_2接收第2对子保护信号USO<2>-OSO<2>。……。当f为e，图11所示为电压调整子电路640_e，电压调整子电路640_e接收第e对子保护信号USO<e>-OSO<e>。
如图11所示，子电压调整电路640_f包括与非门1102、或非门1104、或门1106、与非门1108、与非门1110、或非门1112_1～1112_n+1、或门1114_1～1114_n+1，P型晶体管组1116_1～1116_n+1。
与非门1102包括第一输入端、第二输入端与输出端。与非门1102的第一输入端接收前述子保护信号USO<f>。与非门1102的第二输入端接收第一选择信号US_sel。或非门1104包括第一输入端、第二输入端与输出端。或非门1104的第一输入端耦接与非门1102的输出端以接收与非门1102的输出信号。或非门1104的第二输入端接收第三控制信号P_sel的反相信号P_selB。或门1106包括第一输入端、第二输入端与输出端。或门1106的第一输入端接收旁路信号Bps。或门1106的第二输入端耦接或非门1104的输出端以接收或非门1104的输出信号，或门1106的输出端输出信号US<f>。与非门1108包括第一输入端、第二输入端与输出端。与非门1108的第一输入端接收与子保护信号USO<f>成对的子保护信号OSO<f>。与非门1108的第二输入端接收第二选择信号OS_sel。与非门1110包括第一输入端、第二输入端与输出端。与非门1110的第一输入端耦接与非门1108的输出端以接收与非门1108的输出信号。与非门1110的第二输入端接收第三控制信号P_sel，与非门1110的输出端输出信号OS<f>。其中，与非门1102对子保护信号USO<f>以及第一选择信号US_sel进行与非操作，与非门1108对子保护信号OSO<f>以及第二选择信号OS_sel进行与非操作，以避免调整输出电压VOUT至陷于在某对前述第二比较电压VREF2_2_f以及第一比较电压VREF2_1_f之间振荡的异常情形。
或非门1112_1～1112_n+1各自包括第一输入端、第二输入端与输出端。或非门1112_1～1112_n+1各自接收第一控制信号D<n:0>中的对应位。举例来说，如图11所示，或非门1112_1的第一输入端接收第一控制信号D<n:0>中的D<0>。或非门1112_2的第一输入端接收第一控制信号D<n:0>中的D<1>。或非门1112_3的第一输入端接收第一控制信号D<n:0>中的D<2>。……。或非门1112_n+1的第一输入端接收第一控制信号D<n:0>中的D<n>。每一或非门1112_1～1012_n+1的第二输入端皆耦接或门1106_1的输出端，以接收信号US<f>。
或门1114_1～1114_n+1各自包括第一输入端、第二输入端以及输出端。每一或门1114_1～1114_n+1的第一输入端皆耦接与非门1110的输出端，以接收信号OS<f>。或门1114_1～1114_n+1的第二输入端耦接或非门1112_1～1112_n+1中对应的或非门的输出端。举例来说，或门1114_1的第二输入端耦接或非门1112_1的输出端，或门1114_2的第二输入端耦接或非门1112_2的输出端，或门1114_3的第二输入端耦接或非门1112_3的输出端，……，或门1114_n+1的第二输入端耦接或非门1112_n+1的输出端。或门1114_1～1114_n+1各自产生并输出位信号OD<0>～OD<n>。举例来说，或门1114_1的输出端输出位信号OD<0>，或门1114_2的输出端输出位信号OD<1>，或门1114_3的输出端输出位信号OD<2>，……，或门1114_n+1的输出端输出位信号OD<n>。
P型晶体管组1116_1～1116_n+1分别包括20～2n的P型晶体管。举例来说，P型晶体管组1116_1包括20个P型晶体管，该20个P型晶体管的栅极接收位信号OD<0>，该20个P型晶体管的源极接收电源电压VDD，该20个P型晶体管的漏极耦接输出电压VOUT，该20个P型晶体管由位信号OD<0>控制通断而对输出电压VOUT产生影响。P型晶体管组1116_2包括21个P型晶体管，该21个P型晶体管的栅极接收位信号OD<1>，该21个P型晶体管的源极接收电源电压VDD，该21个P型晶体管的漏极耦接输出电压VOUT，该21个P型晶体管由该位信号OD<1>控制通断而对输出电压VOUT产生影响。……。P型晶体管组1116_n+1包括2n个P型晶体管，该2n个P型晶体管的栅极接收位信号OD<n>，该2n个P型晶体管的源极接收电源电压VDD，该2n个P型晶体管的漏极耦接输出电压VOUT，该2n个P型晶体管由位信号OD<n>控制通断而对输出电压VOUT产生影响。
如此一来，通过前述保护信号USO/OSO、第一选择信号US_sel、第二选择信号OS_sel、第三控制信号P_sel、旁路信号Bps及第一控制信号D<9:0>，可以控制P型晶体管组1116_1～1116_10中导通的晶体管的数量，以对输出电压VOUT进行调整，使受负载影响的输出电压VOUT能够迅速被拉回。
综上所述，图6至图11所示的实施例，能够同时抑制时长较长(例如大于时钟信号CLK的一个时钟周期)以及时长较短(例如小于时钟信号CLK的一个时钟周期)的输出电压VOUT的下冲或过冲。因第一控制电路620的运作受时钟信号CLK的影响，所以通过第一控制电路620直接产生第一控制信号D<n:0>细调电压调整电路640中导通的晶体管的数量，以抑制时长较长(比如大于时钟信号CLK的一个时钟周期)的输出电压VOUT的下冲/过冲。因异步比较器阵列682的运作不受时钟信号CLK的影响，所以通过第二控制电路680产生保护信号USO/OSO实时调整第一控制信号D<n:0>的大小，实时监控并抑制时长较短(比如小于时钟信号CLK的一个时钟周期)的输出电压VOUT的下冲/过冲。此外，将第一选择信号US_sel以及第二选择信号OS_sel作用于电压调整电路640中的每一电压调整子电路，以避免输出电压VOUT陷于在某对第一比较电压、第二比较电压间波动的异常情形。通过第三控制电路690产生第三控制信号P_sel则可以对电压调整电路640中导通的晶体管的数量进行粗调。
图12为本发明一实施例所述的稳压器1200的示意图。参考图12，耦接负载单元1260的稳压器1200包括第一控制电路120、电压调整电路140、第四控制电路1220与电压调整电路1240。
在本实施例中，第一控制电路120、第一电压调整电路140与前述相同或相似并可带来相同的技术效果，具体可参考图1至图5的实施例的说明，在此不再赘述。
第四控制电路1220耦接模拟数字转换器122，以接收第二内部控制信号DADC<b:0>的最高位DADC<b>，并依据第一旗标信号pmos_flag与第二内部控制信号DADC<b:0>的最高位DADC<b>，产生第四控制信号P_ctrl。在本实施例中，第一旗标信号pmos_flag是由负载单元1260产生并输出至第四控制电路1220，当负载单元1260从轻载向重载切换时，第一旗标信号pmos_flag的电平将发生翻转。
电压调整电路1240耦接第四控制电路1220以接收第四控制信号P_ctrl，电压调整电路1240依据第四控制信号P_ctrl调整内部导通的晶体管的数量，以调整输出电压VOUT。如此一来，当负载单元1260的状态例如由轻载向重载切换时，可以有效地防止输出电压VOUT超过过冲/下冲的极限值而致负载单元1260宕机，并减少输出电压VOUT的纹波及增加输出电压VOUT的稳定性。以下将结合图13、图14对第四控制电路1220进行说明。
根据本发明另一实施例，图12所示的第一控制电路120还包括第一符号转换器(图未示)以及第二符号转换器(图未示)。将图12的模拟数字转换器122与数字比例积分控制器126的连接断开，将第一符号转换器耦接模拟数字转换器122的输出端，以接收第二内部控制信号DADC<b:0>，并为第二内部控制信号DADC<b:0>增添符号位，再将已增添符号位的第二内部控制信号DADC<b:0>输出至数字比例积分控制器126，以指示欲将输出电压VOUT上拉或下拉。将图12的数字比例积分控制器126与电压调整电路140的连接断开，将第二符号转换器耦接数字比例积分控制器126的输出端，以接收附带有符号位的第一控制信号DADC<n:0>，并将第一控制信号DADC<n:0>附带的符号位删除，再将已删除符号位的第一控制信号DADC<n:0>输出至电压调整电路1240以支持电压调整电路1240的操作。
图13为本申请一实施例所述的第四控制电路1220的示意图。如图13所示，第四控制电路1220包括计数器1310、译码器1320、译码器1330、译码器1340、延迟链1350、逻辑电路1360、延迟链1370与选择电路1380。
计数器1310接收第二内部控制信号DADC<b:0>的最高位DADC<b>、第一旗标信号pmos_flag、初始信号pmos_sel以及时钟信号CLK4，当负载单元1260自轻载向重载切换时，第一旗标信号pmos_flag发生翻转，例如由低电平翻转为高电平，计数器1310根据时钟信号CLK4以初始信号pmos_sel为初始值对第二内部控制信号DADC<b:0>的最高位DADC<b>的高电平进行减计数并产生计数信号Count。译码器1320耦接计数器1310以接收计数器1310输出的计数信号Count，译码器1320将计数信号Count转换为温度计码形式。
译码器1340接收占空比控制信号Width_ctrl，译码器1340将该占空比控制信号Width_ctrl转换为温度计码形式。延迟链1350耦接译码器1340以接收温度计码的占空比控制信号Width_ctrl，延迟链1350还接收时钟信号CLK4。延迟链1350包括多个延迟单元，其中，每一延迟单元接收温度计码的占空比控制信号Width_ctrl的一位，以决定该延迟单元是否参与对时钟信号CLK4的延迟。根据本发明一实施例，时钟信号CLK4可以是驱动负载单元1260的主时钟信号(主频信号)。
逻辑电路1360包括第一输入端、第二输入端与输出端。逻辑电路1360的第一输入端耦接延迟链1350的输出端。逻辑电路1360的第二输入端接收时钟信号CLK4。逻辑电路1360对时钟信号CLK4以及延迟后的时钟信号CLK4进行逻辑运算，以产生时钟信号CLK4’。通过延迟链1350以及逻辑电路1360，可以对时钟信号CLK4的占空比进行调整。
译码器1330接收相位控制信号Phase_ctrl，译码器1330将该相位控制信号Phase_ctrl转换为温度计码形式。延迟链1370耦接译码器1330的输出端以接收温度计码的相位控制信号Phase_ctrl，延迟链1370耦接逻辑电路1360的输出端以接收时钟信号CLK4’。延迟链1370包括多个延迟单元，其中，每一延迟单元接收温度计码的相位控制信号Phase_ctrl的一位，以决定该延迟单元是否参与对时钟信号CLK4’的延迟。通过延迟链1370，可以对时钟信号CLK4’的相位进行调整，从而产生并输出时钟信号CLK4”。
选择单元1380包括第一输入端，第二输入端以及输出端。选择单元1380的第一输入端耦接延迟链1370以接收时钟信号CLK4”，选择单元1380的第二输入端耦接译码器1320以接收温度计码的计数信号Count。除此之外，选择单元1380还接收模式控制信号cmp_mode_sel，依据模式控制信号cmp_mode_sel，选择单元1380可以选择将温度计码的计数信号Count作为第四控制信号P_ctrl，或者将温度计码的计数信号Count与时钟信号CLK4”进行与运算并将与运算的结果作为第四控制信号P_ctrl，或者将“0”作为第四控制信号P_ctrl。
具体地，当负载单元1260为轻载状态，第一旗标信号pmos_flag例如维持在低电平，选择单元1380将“0”作为第四控制信号P_ctrl。当负载单元1260由轻载状态向重载状态切换，第一旗标信号pmos_flag例如由低电平向高电平翻转，选择单元1380将对应于初始信号pmos_sel的温度计码的计数信号Count作为第四控制信号P_ctrl，以导通电压调整电路1240中的晶体管。当负载单元1260由重载状态向轻载状态切换，在一定时长内，第二内部控制信号DADC<b:0>的最高位DADC<b>持续出现高电平，计数器1310以pmos_sel减去高电平的最高位DADC<b>出现的次数，产生计数信号Count，选择单元1380将温度计码的该计数信号Count与时钟信号CLK4”进行与运算，并将此与运算的结果作为第四控制信号P_ctrl，以逐步关断电压调整电路1250中已导通的晶体管，而将输出电压VOUT恢复到原先的状态。以下将结合图14对该三种情形进行描述。
图14为本发明的一实施例所述的第一旗标信号pmos_flag、第四控制信号P_ctrl与输出电压VOUT的波形图。请参考图14，曲线S141表示未经第四控制信号P_ctrl控制的输出电压VOUT，曲线S142表示已经第四控制信号P_ctrl控制的输出电压VOUT，“虚线”表示输出电压VOUT下冲及过冲的极限值，pmos_flag表示第一旗标信号。
由图14可以看出，在一实施例中，当负载单元1260从轻载向重载切换时，负载单元1260的第一旗标信号pmos_flag例如由低电平翻转为高电平，对应于第一旗标信号pmos_flag的上升沿，通过第四控制信号P_ctrl增加电压调整电路1240内导通的晶体管的数量，而使输出电压VOUT由曲线S141所示的状态转换为曲线S142所示的状态，避免输出电压VOUT超过输出电压VOUT的下冲及过冲的极限而致负载单元1260宕机。接着，当负载单元1260从重载向轻载切换时，负载单元1260产生的第一旗标信号pmos_flag例如由高电平翻转为低电平，使得输出电压VOUT可以由曲线S142的状态恢复为曲线S141的状态。根据本发明一实施例，标志负载单元由轻载向重载切换的第一旗标信号pmos_flag可以由负载单元1260在负载状态切换之前预先给出，故而图14仅用于例示图13所示第四控制电路1220产生的第四控制信号P_ctrl是如何影响输出电压VOUT的状态。
图12至图14所示的实施例，能够同时抑制时长较长(比如大于时钟信号CLK的一个时钟周期)的过冲/下冲以及避免负载切换载荷状态所致的宕机以及避免输出电压VOUT陷于异常情形。
图15为本发明一实施例所述的稳压器1500的示意图。参考图15，耦接负载单元1560的稳压器1500包括第一控制电路1520、电压调整电路140以及第五控制电路1540。
在本实施例中，第一控制电路1520包括模拟数字转换器1522、负载瞬态检测器124以及数字比例积分控制器126。其中，负载瞬态检测器124以及数字比例积分控制器126与前述相同或相似并可带来相同或相似的技术效果，具体可参考图1至图5的实施例的说明，在此不再赘述。
第五控制电路1540依据负载单元1560提供的第二旗标信号Vddo_flag产生第五控制信号Vref_sel_out，该第五控制信号Vref_sel_out被输出至模拟数字转换器1522，以替代模拟数字转换器1522中的参考电压产生器(例如前述参考电压产生器230)接收的参考电压选择信号Vref_sel，从而增大第一控制信号D<n:0>的值，以导通电压调整电路140中更多的晶体管，抬高输出电压VOUT。以下将结合图16、图17对第五控制电路1540进行详述。
根据本发明另一实施例，第一控制电路1520还包括第一符号转换器(图未示)以及第二符号转换器(图未示)。将模拟数字转换器1522与数字比例积分器126间的连接断开，将第一符号转换器耦接模拟数字转换器1522的输出端，以接收第二内部控制信号DADC<b:0>，由第一符号转换器为第二内部控制信号DADC<b:0>增添符号位，再将已增添符号位的第二内部控制信号DADC<b:0>输出至数字比例积分控制器126，以指示欲将输出电压VOUT上拉或下拉。将数字比例积分器126与电压调整电路140间的连接断开，将第二符号转换器耦接数字比例积分控制器126的输出端，以接收附带有符号位的第一控制信号DADC<n:0>，由第二符号转换器将第一控制信号DADC<n:0>附带的符号位删除，再将已删除符号位的第一控制信号DADC<n:0>输出至电压调整电路140，以支持电压调整电路140的操作。
图16为本发明一实施例所述的第五控制电路1540的示意图。如图16所示，第五控制电路1540包括加法器1610、与非门1620、选择电路1630与选择电路1640。如图16所示，加法器1610接收参考电压选择信号Vref_sel与辅助电压选择信号Vddo_sel，并产生加法信号Add以及溢出检测信号OF_sel。选择电路1630包括第一输入端、第二输入端、控制端以及输出端，选择电路1630的第一输入端耦接加法器1610的输出端以接收加法信号Add。选择电路1630的第二输入端接收参考电压选择信号Vref_sel。选择电路1630的控制端耦接与非门1620的输出端。与非门1620包括第一输入端、第二输入端与输出端。与非门1620的第一输入端接收第二旗标信号Vddo_flag。与非门1620的第二输入端接收补偿启动信号cmp_en。选择电路1640包括第一输入端、第二输入端、控制端以及输出端。选择电路1640的第一输入端耦接选择电路1630的输出端。选择电路1640的第二输入端接收信号TiH，其中信号TiH例如恒为高电平。选择电路1640的控制端耦接加法器1610的输出端以接收溢出检测信号OF_sel。选择电路1640的输出端产生第五控制信号Vref_sel_out。
其中，加法器1610将参考电压选择信号Vref_sel与辅助电压选择信号Vddo_sel相加以产生加法信号Add。当加法信号Add的位数超出参考电压选择信号Vref_sel的位数，溢出检测信号OF_sel例如由低电平翻转为高电平，此时高电平的溢出检测信号OF_sel控制选择电路1640输出为信号TiH的第五控制信号Vref_sel_out，使第五控制信号Vref_sel_out的每一位皆为“1”，从而使模拟数字转换器1522中的参考电压产生器直接输出最大值的参考电压，其中，参考电压选择信号Vref_sel的位数大于等于辅助电压选择信号Vddo_sel的位数，辅助电压选择信号Vddo_sel用于将参考电压选择信号Vref_sel抬高为第五控制信号Vref_sel_out。当加法信号Add的位数不超出参考电压选择信号Vref_sel的位数，在与非门1620的输出信号的控制下，选择电路1630输出加法信号Add或者参考电压选择信号Vref_sel，在例如为低电平的溢出检测信号OF_sel的控制下，选择电路1640以加法信号Add或者参考电压选择信号Vref_sel作为第五控制信号Vref_sel_out，以下将结合图17对此进行进一步的说明。
图17为本发明的一实施例所述的第二旗标信号Vddo_flag与输出电压VOUT的波形图。请参考图17，曲线S171表示未经第五控制信号Vref_sel_out控制的输出电压VOUT，曲线S172表示已经第五控制信号Vref_sel_out控制的输出电压VOUT，“虚线”表示输出电压VOUT的下冲的极限值。
由图17可以看出，当负载单元1560从轻载向重载切换时，负载单元1560产生的第二旗标信号Vddo_flag翻转为高电平，对应于第二旗标信号Vddo_flag的上升沿，选择电路1640以加法信号Add作为第五控制信号Vref_sel_out，以控制模拟数字转换器1522的参考电压的方式，增大第一控制信号D<n:0>，以增加电压调整电路140中导通的晶体管的数量，而将输出电压VOUT由曲线S171所示的状态直接调整为曲线S172所示的状态，亦即将输出电压VOUT抬升一定量的电平值，以避免输出电压VOUT低于输出电压VOUT的下冲的极限值而致负载单元1560宕机。对应地，当负载单元1560从重载向轻载切换时，负载单元1560产生的第二旗标信号Vddo_flag翻转为低电平，选择电路1640以参考电压选择信号Vref_sel作为第五控制信号Vref_sel_out，使得输出电压VOUT可以由曲线S172的状态恢复成曲线S171的状态。根据本发明一实施例，标志负载单元由轻载向重载切换的第一旗标信号pmos_flag可以由负载单元1560在负载状态切换之前预先给出，故而图17仅用于例示图16所示第五控制电路1540产生第五控制信号Vref_sel_out是如何影响VOUT的状态。
图15至图17所示的实施例，也能够同时抑制时长较长(比如大于时钟信号CLK的一个时钟周期)的过冲/下冲以及避免负载切换载荷状态导致的宕机以及避免输出电压VOUT陷于异常情形。
图18为本发明另一实施例所述的稳压器1800的示意图。请参考图18，耦接负载单元1860的稳压器1800包括第一控制电路620、电压调整电路640、第二控制电路680、第三控制电路690、第四控制电路1220与电压调整电路1240。
在本实施例中，图18的第一控制电路620、电压调整电路640、第二控制电路680、第三控制电路690及各自的内部结构与图6至图11所示相同或相似，图18的第四控制电路1220与电压调整电路1240与图12至图14所示相同或相似。据此，图18的实施例可参考图6～图14的实施例的说明，在此不再赘述。
图18的实施例所述的稳压器1800可以对输出电压VOUT的时长较长(比如大于时钟信号CLK的一个时钟周期)以及时长较短(比如小于时钟信号CLK的一个时钟周期)的过冲/下冲进行粗调以及细调，并避免负载单元1860突然切换载荷状态时的宕机以及避免输出电压VOUT陷于异常情形。
根据本发明另一实施例，图18所示的第一控制电路620还包括第一符号转换器(图未示)以及第二符号转换器(图未示)。将图18的模拟数字转换器122与数字比例积分控制器626的连接断开，将第一符号转换器耦接模拟数字转换器622的输出端，以接收第二内部控制信号DADC<b:0>，由第一符号转换器为第二内部控制信号DADC<b:0>增添符号位，再将已增添符号位的第二内部控制信号DADC<b:0>输出至数字比例积分控制器626，以指示欲将输出电压VOUT上拉或下拉。将图6的数字比例积分控制器626输出第一控制信号DADC<n:0>至电压调整电路640的连接断开，将第二符号转换器耦接数字比例积分控制器626的输出端，以接收附带有符号位的第一控制信号DADC<n:0>，由第二符号转换器将第一控制信号DADC<n:0>附带的符号位删除，再将已删除符号位的第一控制信号DADC<n:0>输出至电压调整电路640，以支持电压调整电路640的操作。
图19为本发明另一实施例所述的稳压器1900的示意图。请参考图19，耦接负载单元1960的稳压器1900包括第一控制电路1520、第二控制电路680、第三控制电路690、第五控制电路1540以及电压调整电路640。
在本实施例中，电压调整电路640、第二控制电路680、第三控制电路690及各自的内部结构与图6至图11所示相同或相似。图19的第一控制电路1520、第五控制电路1540及各自的内部结构与图15至图17所示相同或相似。据此，图19的实施例可参考图6至图11以及图15至图17的实施例的说明，在此不再赘述。
图19的实施例所述的稳压器1900可以对输出电压VOUT的时长较长(比如大于时钟信号CLK的一个时钟周期)以及时长较短(比如小于时钟信号CLK的一个时钟周期)的过冲/下冲进行粗调以及细调，并避免负载单元1960突然切换载荷状态时的宕机以及避免输出电压VOUT陷于异常情形。
根据本发明另一实施例，图19所示的第一控制电路1520还包括第一符号转换器(图未示)以及第二符号转换器(图未示)。将图19的模拟数字转换器1522与数字比例积分控制器626的连接断开，将第一符号转换器耦接模拟数字转换器1522的输出端，以接收第二内部控制信号DADC<b:0>，由第一符号转换器为第二内部控制信号DADC<b:0>增添符号位，再将已增添符号位的第二内部控制信号DADC<b:0>输出至数字比例积分控制器626，以指示欲将输出电压VOUT上拉或下拉。将图6的数字比例积分控制器626输出第一控制信号DADC<n:0>至电压调整电路640的连接断开，将第二符号转换器耦接数字比例积分控制器626的输出端，以接收附带有符号位的第一控制信号DADC<n:0>，由第二符号转换器将第一控制信号DADC<n:0>附带的符号位删除，再将已删除符号位的第一控制信号DADC<n:0>输出至电压调整电路640，以支持电压调整电路640的操作。
综上所述，本发明所公开的稳压器，通过第一控制电路依据输出电压，产生第一控制信号，使得第一电压调整电路依据第一控制信号，产生稳定的输出电压至负载单元，以有效地避免功率浪费的问题并降低电路整体的功耗。
另外，本发明实施例进一步包括第二控制电路与第三控制电路，并通过第二控制电路与第三控制电路控制第一电压调整电路调整输出电压，以有效地防止输出电压的下冲或过冲过大的问题。此外，本发明实施例还可进一步包括第四控制电路与第二电压调整电路，并通过第四控制电路控制第二电压调整电路调整输出电压，以当负载单元的状态切换(例如由轻载向重载切换)时，有效地防止电压超过过冲/下冲的极限值而造成负载单元于重载下宕机，并减小输出电压的纹波及增加电压的稳定性。此外，本发明实施例还可进一步包括第五控制电路，并通过第五控制电路增大第一控制信号，以当负载单元的状态切换(例如由轻载向重载切换)时，有效地防止电压超过过冲/下冲的极限值而造成负载单元于重载下宕机，并减小输出电压的纹波及增加电压的稳定性。根据本发明一实施例，本发明所公开的稳压器适用于为所有可能对稳压器的输出电压产生影响的负载单元供电。根据本发明一实施例，所述稳压器例如可以为数字式低压差线性稳压器。
本发明虽以实施例公开如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (13)

1.一种稳压器，耦接负载单元，该稳压器根据该负载单元产生输出电压，该稳压器包括：
第一控制电路，接收该输出电压，依据该输出电压，产生第一控制信号；以及
第一电压调整电路，耦接该第一控制电路，接收该第一控制信号，并依据该第一控制信号，调整该输出电压，
其中该第一控制电路包括：
模拟数字转换器，接收该输出电压，以产生第一内部控制信号与第二内部控制信号；
负载瞬态检测器，耦接该模拟数字转换器，接收该第一内部控制信号，以产生检测信号；以及
数字比例积分控制器，接收该第二内部控制信号与该检测信号，依据该检测信号，对该第二内部控制信号进行比例积分处理，以产生该第一控制信号。
2.如权利要求1所述的稳压器，其中该第一控制电路还包括：
第一符号转换器，耦接该模拟数字转换器，接收该第二内部控制信号，为该第二内部控制信号增加符号位，以指示该输出电压的调整方向；以及
第二符号转换器，耦接该数字比例积分控制器，接收带该符号位的该第一控制信号，去除该符号位。
3.如权利要求1所述的稳压器，其中该模拟数字转换器包括：
多个比较器，该多个比较器各自比较该输出电压与多个第一参考电压中的一个，以产生多个温度计码，以该多个温度计码的中间位及该中间位前后等间隔的位作为该第一内部控制信号；以及
译码器，耦接该多个比较器的多个输出端，接收该多个温度计码，将该多个温度计码转换为该第一内部控制信号。
4.如权利要求1所述的稳压器，其中该负载瞬态检测器包括：
第一反相器，包括输入端与输出端，该第一反相器的该输入端接收该第一内部控制信号的第一位信号，该第一反相器将该第一位信号反相；
第一延时器，包括输入端与输出端，该第一延时器的该输入端接收该第一内部控制信号的第二位信号，该第一延时器将该第二位信号延时；
第二反相器，包括输入端与输出端，该第二反相器的该输入端接收该第二位信号，该第二反相器将该第二位信号反相；
第二延时器，包括输入端与输出端，该第二延时器的该输入端接收该第一内部控制信号的第三位信号，该延时器将该第三位信号延时；
第一触发器，包括第一输入端、第二输入端与第一输出端，该第一触发器的该第一输入端耦接该第一反相器的该输出端，该第一触发器的该第二输入端耦接该第一延时器的该输出端；
第二触发器，包括第一输入端、第二输入端与第二输出端，该第二触发器的该第一输入端耦接该第二反相器的该输出端，该第二触发器的该第二输入端耦接该第二延时器的该输出端；以及
异或门，包括第一输入端、第二输入端与输出端，该异或门的该第一输入端耦接该第一触发器的该第一输出端，该异或门的该第二输入端耦接该第二触发器的该第二输出端，该异或门产生并自该输出端输出该检测信号。
5.如权利要求1所述的稳压器，其中该数字比例积分控制器包括：
第一移位器，接收该第二内部控制信号与该检测信号，以产生第一移位信号；
第二移位器，接收这些第二内部控制信号与该检测信号，以产生第二移位信号；
第一加法器，耦接该第二移位器，接收该第二移位信号与第一加法信号，以产生第二加法信号；
寄存器，耦接该第一加法器，接收该第二加法信号，以产生该第一加法信号；以及
第二加法器，耦接该第一移位器与该寄存器，接收该第一移位信号与该一加法信号，以产生该第一控制信号。
6.如权利要求1所述的稳压器，还包括：
第四控制电路，耦接该负载单元以接收第一旗标信号，耦接该模拟数字转换器以接收该第二内部控制信号的最高位，并依据该第一旗标信号与该第二内部控制信号的该最高位，产生第四控制信号；以及
第二电压调整电路，耦接该第四控制电路，接收该第四控制信号，以调整该输出电压。
7.如权利要求6所述的稳压器，其中该第四控制电路包括：
计数器，接收该第二内部控制信号的该最高位、该第一旗标信号、初始信号以及第一时钟信号，该计数器在该第一旗标信号的指示以及该第一时钟信号的驱动下，以该初始信号减去第一电平的该第二内部控制信号的该最高位的计数，以产生计数信号；
第一译码器，耦接该计数器，接收该计数信号，以产生第一译码信号；
第二译码器，接收相位控制信号，以产生第二译码信号；
第三译码器，接收占空比控制信号，以产生第三译码信号；
第一延迟链，耦接该第三译码器，接收该第三译码信号与该第一时钟信号，该第一延迟链在第三译码信号的控制下延迟该第一时钟信号；
逻辑电路，包括第一输入端、第二输入端与输出端，该逻辑电路的该第一输入端耦接该第一延迟链的输出端，该逻辑电路的该第二输入端接收该第一时钟信号，该逻辑电路的输出端产生第二时钟信号；
第二延迟链，耦接该第二译码器的输出端以接收该第二译码信号，耦接该逻辑电路的该输出端以接收该第二时钟信号，该第二延迟链产生第三时钟信号；
选择单元，耦接该第二延迟链与该第一译码器，该选择单元接收模式控制信号、该第一译码信号与该第三时钟信号，并依据该模式控制信号，选择该第一译码信号或该第一译码信号与该第三时钟信号进行与运算的结果或第二电平作为该第四控制信号。
8.如权利要求1所述的稳压器，还包括第五控制电路，该第五控制电路耦接该负载单元以接收第二旗标信号，依据该第二旗标信号产生第五控制信号，该第五控制电路包括：
加法器，接收参考电压选择信号与辅助电压选择信号，以产生加法信号以及溢出检测信号；
与非门，包括第一输入端、第二输入端与输出端，该与非门的该第一输入端接收该第二旗标信号，该与非门的该第二输入端接收补偿启动信号；
第一选择电路，包括第一输入端、第二输入端、控制端与输出端，该第一选择电路的该第一输入端耦接该加法器以接收该加法信号，该第一选择电路的该第二输入端接收该参考电压选择信号，该第一选择电路的该控制端耦接该与非门的该输出端；以及
第二选择电路，包括第一输入端、第二输入端、控制端与输出端，该第二选择电路的该第一输入端耦接该第一选择电路的该输出端，该第二选择电路的该第二输入端接收固定信号，该第二选择电路的该控制端耦接该加法器，以接收该溢出检测信号，该第二选择电路产生并由该第二选择电路的该输出端输出该第五控制信号。
9.如权利要求1所述的稳压器，还包括第二控制电路，该第二控制电路接收该输出电压，依据该输出电压产生保护信号、第一选择信号与第二选择信号，该第二控制电路包括：
异步比较器阵列，接收该输出电压，以产生该保护信号至该第一控制电路以及该第一电压调整电路；以及
选择逻辑电路，耦接该异步比较器阵列与该第一电压调整电路，接收该保护信号，以产生该第一选择信号以及该第二选择信号至该第一电压调整电路。
10.如权利要求9所述的稳压器，其中该异步比较器阵列包括：
第一比较器组，包括多个比较器，该第一比较器组中的各个比较器比较该输出电压与一第一比较电压，以产生该保护信号的多个第一子保护信号；以及
第二比较器组，包括多个比较器，该第二比较器组中的各个比较器比较该输出电压与一第二比较电压，以产生该保护信号的多个第二子保护信号。
11.如权利要求10所述的稳压器，其中该选择逻辑电路包括：
第一逻辑模块，包括第一输入端、第二输入端与输出端，该第一逻辑模块的该第一输入端接收该多个第一子保护信号的第一信号，该第一逻辑模块的该第二输入端接收该第二选择信号；
第二逻辑模块，包括第一输入端、第二输入端与输出端，该第二逻辑模块的该第一输入端接收该多个第二子保护信号的第一信号，该第二逻辑模块的该第二输入端接收该第一选择信号；
第三逻辑模块，包括第一输入端、第二输入端与输出端，该第三逻辑模块的该第一输入端接收该多个第一子保护信号的第二信号，该第三逻辑模块的该第二输入端接收重置信号；
第四逻辑模块，包括第一输入端、第二输入端与输出端，该第四逻辑模块的该输入端接收该多个第二子保护信号的第二信号，该第四逻辑模块的该第二输入端接收该重置信号；
多个第一触发器，该多个第一触发器中的每个第一触发器包括第一输入端、第二输入端、第三输入端、第四输入端与输出端，首个该第一触发器的该第一输入端接收一固定信号，其他个该第一触发器的该第一输入端耦接前一该第一触发器的该输出端，每个第一触发器的该第二输入端接收时钟信号，每个第一触发器的该第三输入端耦接该第一逻辑模块的输出端，每个第一触发器的该第四输入端耦接该第三逻辑模块的输出端；
多个第二触发器，该多个第二触发器中的每个第二触发器包括第一输入端、第二输入端、第三输入端、第四输入端与输出端，首个该第二触发器的该第一输入端接收该固定信号，其他个该第二触发器的该第一输入端耦接前一该第二触发器的该输出端，每个第二触发器的该第二输入端接收该时钟信号，每个第二触发器的该第三输入端耦接该第二逻辑模块的该输出端，每个第二触发器的该第四输入端耦接该第四逻辑模块的该输出端；
第五逻辑模块，包括第一输入端、第二输入端与输出端，该第五逻辑模块的该第一输入端耦接末个该第一触发器的该输出端，该第五逻辑模块的该第二输入端接收该重置信号，该第五逻辑模块的该输出端输出该第一选择信号；以及
第六逻辑模块，包括第一输入端、第二输入端与输出端，该第六逻辑模块的该第一输入端耦接末个该第二触发器的该输出端，该第六逻辑模块的该第二输入端接收该重置信号，该第六逻辑模块的该输出端输出该第二选择信号。
12.如权利要求11所述的稳压器，还包括第三控制电路以产生第三控制信号，该第三控制电路包括：
数字比较逻辑电路，接收参考电压选择信号与参考码信号，以产生控制信号；
第一选择电路，包括输入端、第一输出端、第二输出端与控制端，该第一选择电路的该控制端接收模式切换信号；
第二选择电路，包括第一输入端、第二输入端、输出端与控制端，该第二选择电路的该控制端接收该模式切换信号；
第一晶体管组，耦接该第一选择电路的该第一输出端；
模拟负载，耦接该第一晶体管组；
第二晶体管组，耦接该第一选择电路的该第二输出端；
数字负载，耦接该第二晶体管组；
比较器，包括第一输入端、第二输入端与输出端，该比较器的该第一输入端耦接该第二选择电路的该输出端，该比较器的该第二输入端接收参考电压；以及
逻辑电路，耦接该比较器的该输出端与该第一选择电路的该输入端，且该逻辑电路输出该第三控制信号。
13.如权利要求12所述的稳压器，其中该第一电压调整电路包括多个电压调整子电路，该多个电压调整子电路中的每个电压调整子电路包括：
第七逻辑模块，包括第一输入端、第二输入端、第三输入端与输出端，该第七逻辑模块的该第一输入端接收第一保护信号，该第七逻辑模块的该第二输入端接收该第一选择信号，该第七逻辑模块的该第三输入端接收该第三控制信号的反相信号；
第八逻辑模块，包括第一输入端、第二输入端、第三输入端与输出端，该第八逻辑模块的该第一输入端接收第二保护信号，该第八逻辑模块的该第二输入端接收该第二选择信号，该第八逻辑模块的该第三输入端接收该第三控制信号；
多个第九逻辑模块，该多个第九逻辑模块中的每个第九逻辑模块包括第一输入端、第二输入端、第三输入端与输出端，每个第九逻辑模块的该第一输入端接收一位该第一控制信号，每个第九逻辑模块的该第二输入端耦接该第七逻辑模块的该输出端，每个第九逻辑模块的该第三输入端耦接该第八逻辑模块的该输出端；以及
多组晶体管，该多组晶体管中的每组晶体管包括第一端、第二端与第三端，每组晶体管的第一端耦接操作电压、每组晶体管的第二端耦接对应个的该第九逻辑模块的该输出端，每组晶体管的该第三端耦接该输出电压。
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