CN112290946A - 一种针对power-down模式的高可靠性ad采样方法 - Google Patents

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Abstract

本发明涉及一种针对POWER‑DOWN模式的高可靠性AD采样方法，一方面是采取措施降低AD芯片进入POWER‑DOWN模式的概率；另一方面是当AD芯片进入POWER‑DOWN模式后采取措施让其快速恢复正常工作，满足正常AD采样流程的时间要求。采用上述措施后，对AD芯片进入POWER‑DOWN模式进行了有效的预防和处理，满足正常AD采样流程的时间要求，保证正确性的基础上提高了采样流程的可靠性，为机载伺服系统实现精确闭环控制提供了准确的关键传感器信息。

Description

一种针对POWER-DOWN模式的高可靠性AD采样方法
技术领域
本发明应用于机载伺服运动控制领域，涉及一种针对POWER-DOWN模式的高可靠性AD采样方法。
背景技术
机载伺服运动控制系统的很多关键传感器输出是模拟量，需要进行AD采样转为数字量，然后通过数据总线传输给CPU进行数字闭环控制。如果CPU收到的AD采样数据不正常会导致闭环回路控制失效，损坏伺服运动机构。因此AD采样流程必须兼顾快速性、准确性和可靠性。AD采样流程如图1所示。
采样板上的AD芯片是AD采样流程中最核心的器件，如果AD芯片在BUSY信号下降沿时CONVST信号为低电平就会进入POWER-DOWN(低功耗)模式，不再进行AD采样，返回的数据为进入该模式前最后一次采样的数据，造成AD采样流程失效。AD芯片进入POWER-DOWN模式的原理如图2所示。
发明内容
要解决的技术问题
为了解决AD芯片进入POWER-DOWN模式导致AD采样流程失效的问题，本发明提出了一种针对POWER-DOWN模式的高可靠性AD采样方法。
技术方案
一种针对POWER-DOWN模式的高可靠性AD采样方法，其特征在于采样板包括AD芯片、CPLD和BUFFER，控制板包括CPU、CPLD和BUFFER，两者之间有时钟信号传输和数据总线连接，包含以下四个措施：
第一：降低时钟信号的地环路干扰：调整控制板CPLD和采样板CPLD上的时钟管脚和地管脚，让时钟管脚和地管脚在设计允许范围内尽可能接近，从而减小时钟信号地环路面积；
第二：避开信号抖动区域设置CONVST信号：采样板CPLD延后2个时钟周期再设置CONVST信号，可以保证避开时钟信号和数据信号抖动区域，确保设置的CONVST信号正确；
第三：AD芯片进入POWER-DOWN模式检测：每次执行AD转换指令，即CONVST信号先置0然后置1，后判断CONVST信号和BUSY信号状态，如果发现同时为低电平，表示AD芯片进入POWER-DOWN模式，状态标志位AD_STATUS_FLAG置为0；否则，状态标志位AD_STATUS_FLAG置为1；
第四：AD芯片进入POWER-DOWN模式恢复：每次读取AD芯片采样数据的时候，先读取状态标志位AD_STATUS_FLAG的值，如果该值为1，表示AD芯片工作正常，则读取AD芯片采集数据；如果该值为0，表示AD芯片进入POWER-DOWN模式，此时对AD芯片进行复位和初始化操作，然后重新获取AD芯片采集数据。
有益效果
本发明提出的一种针对POWER-DOWN模式的高可靠性AD采样方法，包含两方面内容：一方面是采取措施降低AD芯片进入POWER-DOWN模式的概率；另一方面是当AD芯片进入POWER-DOWN模式后采取措施让其快速恢复正常工作，满足正常AD采样流程的时间要求。
本发明有效降低了AD芯片进入POWER-DOWN模式的概率，一旦进入POWER-DOWN模式后也可以快速恢复，满足正常AD采样流程的时间要求，保证正确性的基础上提高了采样流程的可靠性，为机载伺服系统实现精确闭环控制提供了准确的关键传感器信息。
附图说明
图1是AD采样流程图。
图2是AD芯片进入POWER-DOWN模式的原理。
图3是AD芯片进入POWER-DOWN模式的检测及恢复流程。
具体实施方式
现结合实施例、附图对本发明作进一步描述：
为了保证AD采样流程快速准确可靠，本发明提出了一种针对POWER-DOWN模式的高可靠性AD采样方法，具体包含以下四个措施：
第一，降低时钟信号的地环路干扰。由于地环路干扰影响时钟信号会导致AD芯片进入POWER-DOWN模式，因此需要采取措施降低地环路干扰。由于地环路面积越大，地环路干扰越强，在其他信号地环路面积不变的条件下，减小时钟信号地环路面积可以降低地环路干扰。具体措施是优化控制板CPLD逻辑和采样板CPLD逻辑，调整两块CPLD上的时钟管脚和地管脚，让时钟管脚和地管脚在设计允许范围内尽可能接近，从而减小时钟信号地环路面积。
第二，避开信号抖动区域设置CONVST信号。控制板CPU发出写信号后，由于振铃现象会对数据总线上的时钟信号和数据信号造成抖动，若此时采样板CPLD根据数据信号设置CONVST信号会发生采集错误导致AD芯片进入POWER-DOWN模式。因此，采样板CPLD延后2个时钟周期再设置CONVST信号，可以保证避开时钟信号和数据信号抖动区域，确保设置的CONVST信号正确。
第三，AD芯片进入POWER-DOWN模式检测。在采样板CPLD逻辑中进行AD芯片进入POWER-DOWN模式检测，具体措施是每次执行AD转换指令(CONVST信号先置0然后置1)后判断CONVST信号和BUSY信号状态，如果发现同时为低电平，表示AD芯片进入POWER-DOWN模式，状态标志位AD_STATUS_FLAG置为0；否则，状态标志位AD_STATUS_FLAG置为1。
第四，AD芯片进入POWER-DOWN模式恢复。在控制板操作系统中进行AD芯片进入POWER-DOWN模式恢复，具体措施是每次读取AD芯片采样数据的时候，先读取状态标志位AD_STATUS_FLAG的值，如果该值为1，表示AD芯片工作正常，则读取AD芯片采集数据；如果该值为0，表示AD芯片进入POWER-DOWN模式，此时对AD芯片进行复位和初始化操作，然后重新获取AD芯片采集数据。
AD芯片进入POWER-DOWN模式的检测及恢复流程如图3所示。

Claims (1)

1.一种针对POWER-DOWN模式的高可靠性AD采样方法，其特征在于采样板包括AD芯片、CPLD和BUFFER，控制板包括CPU、CPLD和BUFFER，两者之间有时钟信号传输和数据总线连接，包含以下四个措施：
第一：降低时钟信号的地环路干扰：调整控制板CPLD和采样板CPLD上的时钟管脚和地管脚，让时钟管脚和地管脚在设计允许范围内尽可能接近，从而减小时钟信号地环路面积；
第二：避开信号抖动区域设置CONVST信号：采样板CPLD延后2个时钟周期再设置CONVST信号，可以保证避开时钟信号和数据信号抖动区域，确保设置的CONVST信号正确；
第三：AD芯片进入POWER-DOWN模式检测：每次执行AD转换指令，即CONVST信号先置0然后置1，后判断CONVST信号和BUSY信号状态，如果发现同时为低电平，表示AD芯片进入POWER-DOWN模式，状态标志位AD_STATUS_FLAG置为0；否则，状态标志位AD_STATUS_FLAG置为1；
第四：AD芯片进入POWER-DOWN模式恢复：每次读取AD芯片采样数据的时候，先读取状态标志位AD_STATUS_FLAG的值，如果该值为1，表示AD芯片工作正常，则读取AD芯片采集数据；如果该值为0，表示AD芯片进入POWER-DOWN模式，此时对AD芯片进行复位和初始化操作，然后重新获取AD芯片采集数据。
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