CN112270152B - 芯片io引脚验证系统和方法 - Google Patents

芯片io引脚验证系统和方法 Download PDF

Info

Publication number
CN112270152B
CN112270152B CN202011185882.5A CN202011185882A CN112270152B CN 112270152 B CN112270152 B CN 112270152B CN 202011185882 A CN202011185882 A CN 202011185882A CN 112270152 B CN112270152 B CN 112270152B
Authority
CN
China
Prior art keywords
pin
chip
configuration
auxiliary
tested
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011185882.5A
Other languages
English (en)
Other versions
CN112270152A (zh
Inventor
赖太平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Ziguang Zhanrui Technology Co ltd
Original Assignee
Xiamen Ziguang Zhanrui Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Ziguang Zhanrui Technology Co ltd filed Critical Xiamen Ziguang Zhanrui Technology Co ltd
Priority to CN202011185882.5A priority Critical patent/CN112270152B/zh
Publication of CN112270152A publication Critical patent/CN112270152A/zh
Application granted granted Critical
Publication of CN112270152B publication Critical patent/CN112270152B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种芯片IO引脚验证系统和方法，其中芯片IO引脚验证系统包括主机、辅助设备；辅助设备包括若干辅助引脚，每一个辅助引脚分别与一个IO引脚对应电连接；辅助设备将配置辅助引脚上的电平信号在对象输出引脚上输出；主机读取对象输出引脚，并根据对象输出引脚的电平配置对象输入引脚；辅助设备将对象输入引脚上的电平信号在辅助目标引脚上输出；被测芯片根据预设测试配置响应当前待测引脚的电平信号以生成结果数据，并将结果数据保存至测试结果文件；主机读取测试结果文件以判断对应的IO引脚是否正常。本发明无需人工切换测试设备与被测芯片的引脚之间的连接，明显提高了测试验证的效率。

Description

芯片IO引脚验证系统和方法
技术领域
本发明属于芯片IO引脚验证技术领域，尤其涉及一种芯片IO引脚验证系统和方法。
背景技术
在芯片设计过程中，越晚发现问题，所浪费的成本越高，特别是TO(流片)后，严重的问题可能需要重新流片，造成高额的费用支出，也会导致项目严重延期。芯片中包含的IO(输入输出)引脚类接口众多，快速且高覆盖率地完成验证有利于芯片及时发现缺陷，提升芯片质量。
目前，芯片IO引脚验证主要有以下方案：
方案1：人工随机抽取部分管脚直接配置寄存器，验证内容非常有限。
方案2：半自动化：通过工具生成部分配置项，借助辅助设备进行验证，由于UART(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)切换会导致与PC(个人电脑)通信中断，因此需要手动切换UART。
现有方案存在的缺点：
方案1：纯手工测试，无法覆盖到所有IO所有Case(测试用例)。
方案2：手动切换UART非常浪费时间，部分IO会有多重组合，导致验证条数大量增加(如EIC GPIO的组合162*8*29)，无法覆盖到。
发明内容
本发明要解决的技术问题是为了克服现有技术中芯片IO引脚验证的覆盖率低缺陷，提供一种芯片IO引脚验证系统和方法。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种芯片IO引脚验证系统，包括主机、辅助设备；
主机分别与被测芯片、辅助设备通信连接，主机配置被测芯片根据预设测试配置在配置引脚上输出预设电平信号；配置引脚为被测芯片的除当前待测引脚以外的IO引脚，配置引脚与当前待测引脚具有预设配对关系；
辅助设备包括若干辅助引脚，每一个辅助引脚分别与一个IO引脚对应电连接；
辅助设备还包括对象输出引脚、对象输入引脚，辅助设备将配置辅助引脚上的电平信号在对象输出引脚上输出；配置辅助引脚为配置引脚对应连接的辅助引脚；
主机读取对象输出引脚，并根据对象输出引脚的电平配置对象输入引脚；
辅助设备将对象输入引脚上的电平信号在辅助目标引脚上输出，辅助目标引脚为与当前待测引脚电连接的辅助引脚；
被测芯片根据预设测试配置响应当前待测引脚的电平信号以生成结果数据，并将结果数据保存至测试结果文件；
主机读取测试结果文件以判断对应的IO引脚是否正常。
较佳地，辅助设备基于FPGA(Field Programmable Gate Array，现场可编程门阵列)配置实现。
较佳地，主机与被测芯片通过UART口通信连接。
较佳地，主机通过UART口配置被测芯片，主机在启动芯片测试后释放UART口；主机在根据预设测试配置遍历全部IO引脚之后，重新启动UART口并通过UART口读取测试结果文件。
较佳地，配置引脚与当前待测引脚相邻。
本发明还提供一种芯片IO引脚验证方法，芯片IO引脚验证方法基于一芯片IO引脚验证系统实现，芯片IO引脚验证系统包括主机、辅助设备；
主机分别与被测芯片、辅助设备通信连接；
辅助设备包括若干辅助引脚，每一个辅助引脚分别与一个IO引脚对应电连接；
辅助设备还包括对象输出引脚、对象输入引脚；
芯片IO引脚验证方法包括以下步骤：
被测芯片根据预设测试配置在配置引脚上输出预设电平信号，配置引脚为被测芯片的除当前待测引脚以外的IO引脚，配置引脚与当前待测引脚具有预设配对关系；
辅助设备将配置辅助引脚上的电平信号在对象输出引脚上输出；配置辅助引脚为配置引脚对应连接的辅助引脚；
主机读取对象输出引脚，并根据对象输出引脚的电平配置对象输入引脚；
辅助设备将对象输入引脚上的电平信号在辅助目标引脚上输出，辅助目标引脚为与当前待测引脚电连接的辅助引脚；
被测芯片根据预设测试配置响应当前待测引脚的电平信号以生成结果数据，并将结果数据保存至测试结果文件；
主机读取测试结果文件以判断对应的IO引脚是否正常。
较佳地，辅助设备基于FPGA配置实现。
较佳地，主机与被测芯片通过UART口通信连接。
较佳地，主机通过UART口配置被测芯片，主机在启动芯片测试后释放UART口；主机在根据预设测试配置遍历全部IO引脚之后，重新启动UART口并通过UART口读取测试结果文件。
较佳地，配置引脚与当前待测引脚相邻。
本发明的积极进步效果在于：本发明无需人工切换测试设备与被测芯片的引脚之间的连接，明显提高了测试验证的效率。
附图说明
图1为本发明的实施例1的芯片IO引脚验证系统的结构示意图。
图2为本发明的实施例1的芯片IO引脚验证系统的电平信号传递的时序图。
图3为本发明的实施例2的芯片IO引脚验证方法的流程图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例提供一种芯片IO引脚验证系统。参照图1，该芯片IO引脚验证系统包括主机1、辅助设备2。主机1分别与被测芯片3、辅助设备2通信连接。主机1配置被测芯片3根据预设测试配置在配置引脚上输出预设电平信号；配置引脚为被测芯片3的除当前待测引脚以外的引脚，配置引脚与当前待测引脚具有预设配对关系。在一种可选的实施方式中，主机1采用PC(个人电脑)实现。
辅助设备2包括若干辅助引脚，辅助引脚的数量与被测芯片3的IO引脚的数量相同，每一个辅助引脚分别与一个IO引脚对应电连接。如图1所示，第一辅助引脚PA1与第一IO引脚P1电连接，第二辅助引脚PA2与第二IO引脚P2电连接，其他引脚的连接关系未示出。
辅助设备2还包括对象输出引脚PO1、对象输入引脚PI1，辅助设备2将配置辅助引脚上的电平信号在对象输出引脚PO1上输出；配置辅助引脚为配置引脚对应连接的辅助引脚。在一种可选的实施方式中，辅助设备2基于FPGA配置实现，对象输出引脚PO1和对象输入引脚PI1采用该FPGA的USB引脚实现。也即，主机1通过该FPGA的USB引脚与该FPGA交互。
主机1读取对象输出引脚PO1，并根据对象输出引脚PO1的电平配置对象输入引脚PI1。
辅助设备2将对象输入引脚PI1上的电平信号在辅助目标引脚上输出，辅助目标引脚为与当前待测引脚电连接的辅助引脚。
被测芯片3根据预设测试配置响应当前待测引脚的电平信号以生成结果数据，并将结果数据保存至测试结果文件。
主机1读取测试结果文件以判断对应的待测引脚是否正常。
具体实施时，主机1通过UART口与被测芯片3电连接。主机1启动测试程序后，查找UART口与被测芯片3通信，对被测芯片3进行配置。经过配置，被测芯片3根据预设测试配置在配置引脚上输出预设电平信号。配置引脚为被测芯片3的除当前待测引脚以外的引脚，配置引脚与当前待测引脚具有预设配对关系。主机1对被测芯片3配置完成后，则释放UART口。这样，可以减少UART口的切换，也减少对UART口的占用。
在一种可选的实施方式中，被测芯片3的n个IO引脚P1、P2……Pn依次被设置为当前待测引脚(n为被测芯片3的IO引脚的数量)。根据预设测试配置，当第一IO引脚P1为当前待测引脚时，其对应的配置引脚为第二IO引脚P2；当第二IO引脚P2为当前待测引脚时，其对应的配置引脚为第三IO引脚P3。依此类推，当IO引脚P(n-1)为当前待测引脚时，其对应的配置引脚为IO引脚Pn；当IO引脚Pn为当前待测引脚时，其对应的配置引脚为IO引脚P1。在其他可选的实施方式中，配置引脚与当前待测引脚的配对关系可以根据需要进行其他方式的合理设置。
被测芯片3根据预设配置按照预设顺序在对应的配置引脚输出配置电平信号。参照图2，在时间T1期间内，执行对第一IO引脚P1的测试验证，此时第一IO引脚P1被设置为当前待测引脚。被测芯片3根据预设配置在与当前待测引脚第一IO引脚P1对应的配置引脚第二IO引脚P2上输出一脉冲信号Pl1，脉冲信号Pl1的脉冲宽度可以根据验证需要合理设置。
在时间T1期间内，与配置引脚第二IO引脚P2连接的辅助引脚PA2作为配置辅助引脚。第二IO引脚P2上的配置电平信号Pl1则被辅助引脚PA2接收。在时间T1期间内，辅助设备2将辅助引脚PA2上的配置电平信号在对象输出引脚PO1上输出。
在时间T1期间内，主机1读取对象输出引脚PO1，并根据对象输出引脚PO1上的配置电平信号配置对象输入引脚PI1。则对象输入引脚PI1接收对应的配置电平信号。
辅助设备2将对象输入引脚PI1上的电平信号在辅助目标引脚上输出。在时间T1期间内，根据预设测试配置，与当前待测引脚P1连接的辅助引脚PA1作为辅助目标引脚。则辅助引脚PA1上输出对应的配置电平信号。
辅助引脚PA1与当前待测引脚P1电连接，则当前待测引脚P1接收到对应的脉冲信号PlT。
在时间T1期间内，被测芯片3根据预设测试配置响应当前待测引脚P1的电平信号(脉冲信号PlT)以生成结果数据，并将结果数据保存至测试结果文件(例如，log文件)。
接下来，在时间T2期间内，根据预设测试配置，第二IO引脚P2被设置为当前待测引脚，被测芯片3在与当前待测引脚第二IO引脚P2对应的配置引脚IO引脚P3上输出配置电平信号(脉冲信号Pl2)。
然后，在时间T2期间内，与配置引脚IO引脚P3连接的辅助引脚PA3作为配置辅助引脚。IO引脚P3上的配置电平信号则被辅助引脚PA3接收。在时间T2期间内，辅助设备2将辅助引脚PA3上的配置电平信号在对象输出引脚PO1上输出。
在时间T2期间内，主机1读取对象输出引脚PO1，并根据对象输出引脚PO1上的配置电平信号配置对象输入引脚PI1。则对象输入引脚PI1接收对应的配置电平信号。
辅助设备2将对象输入引脚PI1上的电平信号在辅助目标引脚上输出。在时间T2期间内，根据预设测试配置，与当前待测引脚P2连接的辅助引脚PA2作为辅助目标引脚。则辅助引脚PA2上输出对应的配置电平信号。
辅助引脚PA2与当前待测引脚P2电连接，则当前待测引脚P2接收到对应的脉冲信号。
在时间T2期间内，被测芯片3根据预设测试配置响应当前待测引脚P2的电平信号以生成结果数据，并将结果数据保存至测试结果文件。
然后，根据预设测试配置，第三IO引脚P3被设置为当前待测引脚。依次类推，逐一对被测芯片3的每一个IO引脚进行测试验证。
在对IO引脚Pn进行测试验证完成后，主机1重新启动UART口并通过UART口读取测试结果文件。根据测试结果文件，主机1判断哪些IO引脚通过验证，哪些IO引脚未通过验证，并显示验证结果。
本实施例的芯片IO引脚验证系统无需人工切换测试设备与被测芯片的引脚之间的连接，明显提高了测试验证的效率。
基于本实施例的芯片IO引脚验证系统，除了自动枚举串口(UART口)外，其他均被动接收命令，因此该芯片IO引脚验证系统可以通用于各种不同规格芯片的测试验证。
而且，每一步验证仅对借助一根IO引脚(配置引脚)的配置，而不依赖于UART口。因此，只要在测试开始阶段和结束阶段进行UART通信即可，减少了UART口的占用。
另外，在常规的ORCA EIC验证时，UART切换耗时占60％左右，基于本实施例的芯片IO引脚验证系统，明显减少了UART切换。
本实施例的芯片IO引脚验证系统只需要一路UART口即可实现，减少了资源的占用。
实施例2
本实施例提供一种芯片IO引脚验证方法。该芯片IO引脚验证方法可采用实施例1的芯片IO引脚验证系统实现。
参照图3，该芯片IO引脚验证方法包括以下步骤：
步骤S1、被测芯片根据预设测试配置在配置引脚上输出预设电平信号。配置引脚为被测芯片的除当前待测引脚以外的引脚，配置引脚与当前待测引脚具有预设配对关系。
步骤S2、根据预设测试配置，辅助设备将配置辅助引脚上的电平信号在对象输出引脚PO1上输出。
步骤S3、主机读取对象输出引脚PO1，并根据对象输出引脚PO1的电平配置对象输入引脚PI1。
步骤S4、辅助设备将对象输入引脚PI1上的电平信号在辅助目标引脚上输出。辅助目标引脚为与当前待测引脚电连接的辅助引脚。
步骤S5、被测芯片根据预设测试配置响应当前待测引脚的电平信号以生成结果数据，并将结果数据保存至测试结果文件。
步骤S6、主机读取测试结果文件以判断对应的IO引脚是否正常。
具体实施时，主机1通过UART口与被测芯片3电连接。主机1启动测试程序后，查找UART口与被测芯片3通信，对被测芯片3进行配置。经过配置，被测芯片3根据预设测试配置在配置引脚上输出预设电平信号。配置引脚为被测芯片3的除当前待测引脚以外的引脚，配置引脚与当前待测引脚具有预设配对关系。主机1对被测芯片3配置完成后，则释放UART口。这样，可以减少UART口的切换，也减少对UART口的占用。
在一种可选的实施方式中，被测芯片3的n个IO引脚P1、P2……Pn依次被设置为当前待测引脚(n为被测芯片3的IO引脚的数量)。根据预设测试配置，当第一IO引脚P1为当前待测引脚时，其对应的配置引脚为第二IO引脚P2；当第二IO引脚P2为当前待测引脚时，其对应的配置引脚为第三IO引脚P3。依此类推，当IO引脚P(n-1)为当前待测引脚时，其对应的配置引脚为IO引脚Pn；当IO引脚Pn为当前待测引脚时，其对应的配置引脚为IO引脚P1。在其他可选的实施方式中，配置引脚与当前待测引脚的配对关系可以根据需要进行其他方式的合理设置。
被测芯片3根据预设配置按照预设顺序在对应的配置引脚输出配置电平信号。参照图2，在时间T1期间内，执行对第一IO引脚P1的测试验证，此时第一IO引脚P1被设置为当前待测引脚。在步骤S1中，被测芯片3根据预设配置在与当前待测引脚第一IO引脚P1对应的配置引脚第二IO引脚P2上输出一脉冲信号Pl1，脉冲信号Pl1的脉冲宽度可以根据验证需要合理设置。
在时间T1期间内，与配置引脚第二IO引脚P2连接的辅助引脚PA2作为配置辅助引脚。第二IO引脚P2上的配置电平信号Pl1则被辅助引脚PA2接收。在时间T1期间内，根据步骤S2，辅助设备2将辅助引脚PA2上的配置电平信号在对象输出引脚PO1上输出。
在时间T1期间内，根据步骤S3，主机1读取对象输出引脚PO1，并根据对象输出引脚PO1上的配置电平信号配置对象输入引脚PI1。则对象输入引脚PI1接收对应的配置电平信号。
根据步骤S4，辅助设备2将对象输入引脚PI1上的电平信号在辅助目标引脚上输出。在时间T1期间内，根据预设测试配置，与当前待测引脚P1连接的辅助引脚PA1作为辅助目标引脚。则辅助引脚PA1上输出对应的配置电平信号。
辅助引脚PA1与当前待测引脚P1电连接，则当前待测引脚P1接收到对应的脉冲信号PlT。
在时间T1期间内，步骤S5，被测芯片3根据预设测试配置响应当前待测引脚P1的电平信号(脉冲信号PlT)以生成结果数据，并将结果数据保存至测试结果文件。
在一种可选的实施方式中，每测试验证完一个对应的IO引脚，主机1读取一次测试结果文件以判断当前待测引脚是否通过测试验证。然后，设置下一个IO引脚为当前待测引脚，并返回步骤S1继续进行测试验证，直到对所有n个IO引脚完成测试验证。
在另一种可选的实施方式中，为了减少UART口的占用，在完成对当前待测引脚P1的测试验证后，则设置第二IO引脚P2为当前待测引脚。也即，接下来，在时间T2期间内，根据预设测试配置，第二IO引脚P2被设置为当前待测引脚，被测芯片3在与当前待测引脚第二IO引脚P2对应的配置引脚IO引脚P3上输出配置电平信号(脉冲信号Pl2)。
然后，在时间T2期间内，与配置引脚IO引脚P3连接的辅助引脚PA3作为配置辅助引脚。IO引脚P3上的配置电平信号则被辅助引脚PA3接收。在时间T2期间内，辅助设备2将辅助引脚PA3上的配置电平信号在对象输出引脚PO1上输出。
在时间T2期间内，主机1读取对象输出引脚PO1，并根据对象输出引脚PO1上的配置电平信号配置对象输入引脚PI1。则对象输入引脚PI1接收对应的配置电平信号。
辅助设备2将对象输入引脚PI1上的电平信号在辅助目标引脚上输出。在时间T2期间内，根据预设测试配置，与当前待测引脚P2连接的辅助引脚PA2作为辅助目标引脚。则辅助引脚PA2上输出对应的配置电平信号。
辅助引脚PA2与当前待测引脚P2电连接，则当前待测引脚P2接收到对应的脉冲信号。
在时间T2期间内，被测芯片3根据预设测试配置响应当前待测引脚P2的电平信号以生成结果数据，并将结果数据保存至测试结果文件。
然后，根据预设测试配置，第三IO引脚P3被设置为当前待测引脚。依次类推，逐一对被测芯片3的每一个IO引脚进行测试验证。
在对IO引脚Pn进行测试验证完成后，根据步骤S6，主机1重新启动UART口并通过UART口读取测试结果文件。根据测试结果文件，主机1判断哪些IO引脚通过验证，哪些IO引脚未通过验证，并显示验证结果。
基于本实施例的芯片IO引脚验证方法，除了自动枚举串口(UART口)外，其他均被动接收命令，因此该芯片IO引脚验证方法可以通用于各种不同规格芯片的测试验证。
而且，每一步验证仅对借助一根IO引脚(配置引脚)的配置，而不依赖于UART口。因此，只要在测试开始阶段和结束阶段进行UART通信即可，减少了UART口的占用。
另外，在常规的ORCA EIC验证时，UART切换耗时占60％左右，基于本实施例的芯片IO引脚验证方法，明显减少了UART切换。
本实施例的芯片IO引脚验证方法只需要一路UART口即可实现，减少了资源的占用。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (10)

1.一种芯片IO引脚验证系统，其特征在于，包括主机、辅助设备；
所述主机分别与被测芯片、所述辅助设备通信连接，所述主机配置所述被测芯片根据预设测试配置在配置引脚上输出预设电平信号；所述配置引脚为所述被测芯片的除当前待测引脚以外的IO引脚，所述配置引脚与所述当前待测引脚具有预设配对关系；
所述辅助设备包括若干辅助引脚，每一个所述辅助引脚分别与一个所述IO引脚对应电连接；
所述辅助设备还包括对象输出引脚、对象输入引脚，所述辅助设备将配置辅助引脚上的电平信号在所述对象输出引脚上输出；所述配置辅助引脚为所述配置引脚对应连接的所述辅助引脚；
所述主机读取所述对象输出引脚，并根据所述对象输出引脚的电平配置所述对象输入引脚；
所述辅助设备将所述对象输入引脚上的电平信号在辅助目标引脚上输出，所述辅助目标引脚为与所述当前待测引脚电连接的所述辅助引脚；
所述被测芯片根据所述预设测试配置响应所述当前待测引脚的电平信号以生成结果数据，并将所述结果数据保存至测试结果文件；
所述主机读取所述测试结果文件以判断对应的所述IO引脚是否正常。
2.如权利要求1所述的芯片IO引脚验证系统，其特征在于，所述辅助设备基于FPGA配置实现。
3.如权利要求1所述的芯片IO引脚验证系统，其特征在于，所述主机与所述被测芯片通过UART口通信连接。
4.如权利要求3所述的芯片IO引脚验证系统，其特征在于，所述主机通过所述UART口配置所述被测芯片，所述主机在启动芯片测试后释放所述UART口；所述主机在根据所述预设测试配置遍历全部所述IO引脚之后，重新启动所述UART口并通过所述UART口读取所述测试结果文件。
5.如权利要求1所述的芯片IO引脚验证系统，其特征在于，所述配置引脚与所述当前待测引脚相邻。
6.一种芯片IO引脚验证方法，其特征在于，所述芯片IO引脚验证方法基于一芯片IO引脚验证系统实现，所述芯片IO引脚验证系统包括主机、辅助设备；
所述主机分别与被测芯片、所述辅助设备通信连接；
所述辅助设备包括若干辅助引脚，每一个所述辅助引脚分别与一个所述IO引脚对应电连接；
所述辅助设备还包括对象输出引脚、对象输入引脚；
所述芯片IO引脚验证方法包括以下步骤：
所述被测芯片根据预设测试配置在配置引脚上输出预设电平信号，所述配置引脚为所述被测芯片的除当前待测引脚以外的IO引脚，所述配置引脚与所述当前待测引脚具有预设配对关系；
所述辅助设备将配置辅助引脚上的电平信号在所述对象输出引脚上输出；所述配置辅助引脚为所述配置引脚对应连接的所述辅助引脚；
所述主机读取所述对象输出引脚，并根据所述对象输出引脚的电平配置所述对象输入引脚；
所述辅助设备将所述对象输入引脚上的电平信号在辅助目标引脚上输出，所述辅助目标引脚为与所述当前待测引脚电连接的所述辅助引脚；
所述被测芯片根据所述预设测试配置响应所述当前待测引脚的电平信号以生成结果数据，并将所述结果数据保存至测试结果文件；
所述主机读取所述测试结果文件以判断对应的所述IO引脚是否正常。
7.如权利要求6所述的芯片IO引脚验证方法，其特征在于，所述辅助设备基于FPGA配置实现。
8.如权利要求6所述的芯片IO引脚验证方法，其特征在于，所述主机与所述被测芯片通过UART口通信连接。
9.如权利要求8所述的芯片IO引脚验证方法，其特征在于，所述主机通过所述UART口配置所述被测芯片，所述主机在启动芯片测试后释放所述UART口；所述主机在根据所述预设测试配置遍历全部所述IO引脚之后，重新启动所述UART口并通过所述UART口读取所述测试结果文件。
10.如权利要求6所述的芯片IO引脚验证方法 ，其特征在于，所述配置引脚与所述当前待测引脚相邻。
CN202011185882.5A 2020-10-29 2020-10-29 芯片io引脚验证系统和方法 Active CN112270152B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011185882.5A CN112270152B (zh) 2020-10-29 2020-10-29 芯片io引脚验证系统和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011185882.5A CN112270152B (zh) 2020-10-29 2020-10-29 芯片io引脚验证系统和方法

Publications (2)

Publication Number Publication Date
CN112270152A CN112270152A (zh) 2021-01-26
CN112270152B true CN112270152B (zh) 2022-06-21

Family

ID=74345847

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011185882.5A Active CN112270152B (zh) 2020-10-29 2020-10-29 芯片io引脚验证系统和方法

Country Status (1)

Country Link
CN (1) CN112270152B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113255271B (zh) * 2021-05-17 2022-09-09 厦门紫光展锐科技有限公司 一种芯片io引脚自动验证系统及方法
CN113254284B (zh) * 2021-05-21 2023-06-23 北京百度网讯科技有限公司 芯片测试方法、装置、设备、存储介质以及程序产品
CN113296998B (zh) * 2021-06-22 2024-08-13 中国第一汽车股份有限公司 数据通信异常恢复方法、装置、电子设备及存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103197225A (zh) * 2012-01-06 2013-07-10 珠海天威技术开发有限公司 单总线芯片的测试方法
CN104572015A (zh) * 2013-10-21 2015-04-29 北京兆易创新科技股份有限公司 与fpga结合的flash芯片及指令处理方法
CN105426198A (zh) * 2014-09-09 2016-03-23 联创汽车电子有限公司 车载双控制芯片系统及其辅助控制芯片程序更新方法
CN105844056A (zh) * 2016-04-15 2016-08-10 万高(杭州)科技有限公司 一种gpio验证系统与方法
CN106597250A (zh) * 2016-11-24 2017-04-26 深圳市紫光同创电子有限公司 一种可编程逻辑器件测试方法及设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103197225A (zh) * 2012-01-06 2013-07-10 珠海天威技术开发有限公司 单总线芯片的测试方法
CN104572015A (zh) * 2013-10-21 2015-04-29 北京兆易创新科技股份有限公司 与fpga结合的flash芯片及指令处理方法
CN105426198A (zh) * 2014-09-09 2016-03-23 联创汽车电子有限公司 车载双控制芯片系统及其辅助控制芯片程序更新方法
CN105844056A (zh) * 2016-04-15 2016-08-10 万高(杭州)科技有限公司 一种gpio验证系统与方法
CN106597250A (zh) * 2016-11-24 2017-04-26 深圳市紫光同创电子有限公司 一种可编程逻辑器件测试方法及设备

Also Published As

Publication number Publication date
CN112270152A (zh) 2021-01-26

Similar Documents

Publication Publication Date Title
CN112270152B (zh) 芯片io引脚验证系统和方法
CN104965168B (zh) 一种用于集成电路测试的fpga配置系统及方法
CN201340445Y (zh) 电子产品的自动测试系统
CN108897647B (zh) 测试系统、测试方法及装置
US10184976B2 (en) Testing circuit board with self-detection function and self-detection method thereof
CN104133120A (zh) 一种基于多通道同时测试的宽带rcs测试方法
CN111063386A (zh) Ddr芯片测试方法和装置
CN104516798A (zh) 无线一对多测试系统
CN105100796A (zh) 电视测试方法、装置及系统
CN101408857B (zh) Sas接口测试装置
CN102799547A (zh) 基于dmx512协议的芯片定址系统及其定址方式
CN111381150B (zh) 芯片自动验证系统及其方法
CN106154072A (zh) 一种电子设备测试系统及方法
CN103248527A (zh) 以太网一致性测试工装装置、测试系统及测试方法
CN113238904B (zh) 接口切换装置、接口测试方法及接口切换系统
CN108806761A (zh) 一种ssd功能测试方法、系统及计算机存储介质
CN105510663B (zh) 一种应用于高幅值差分信号的自动化采集测试方法
CN101202117A (zh) Nvm芯片测试系统及测试方法
CN112213967B (zh) 一种微控制器串口接收发送引脚自动检测系统
CN111752785B (zh) 一种sata信号的测试系统和方法
CN117394931A (zh) 一种用于双模通信模块的检测系统及方法
CN103401734A (zh) 高速数据总线的信号质量调试的方法和装置
CN103580761A (zh) 一种通信设备的测试方法和装置
CN114167173A (zh) 一种pcie信号测试装置、方法及其存储介质
US20230184831A1 (en) Server jtag component adaptive interconnection system and method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant