CN112260890B

CN112260890B - 数字阵列时延测量方法

Info

Publication number: CN112260890B
Application number: CN202011044811.3A
Authority: CN
Inventors: 唐洪军; 钟瑜; 方科; 邵永杰
Original assignee: Southwest Electronic Technology Institute No 10 Institute of Cetc
Current assignee: Southwest Electronic Technology Institute No 10 Institute of Cetc
Priority date: 2020-09-28
Filing date: 2020-09-28
Publication date: 2022-09-02
Anticipated expiration: 2040-09-28
Also published as: CN112260890A

Abstract

本发明公开的一种数字阵列时延测量方法，涉及测控、通信时延测量领域相控阵天线子阵时延测量。本发明通过下述技术方案实现：由时钟源产生的参考时钟送入时频系统，产生多路采样时钟和同步信号，分别分发到数字阵列系统不同子阵的延时测量模，子阵间同步触发时刻通过延时测量模块进行相位关系检测，得到各个通道输出信号；延时测量模将需要时延测量点的参考信号和每个子阵采集激励通道两级时钟，分发采样后产生的同步信号送入时钟同步系统FPGA，对多个通道间的相对时延进行测量，将参考信号与不同延迟时间做差频处理，差频后将测得的频域位置与延迟时间有关的单频信号进行时延运算，得到待测通道与参考通道间的相对时延值，计算出延迟时间。

Description

数字阵列时延测量方法

技术领域

本发明涉及测控、通信等时延测量领域，特别基于相控阵天线子阵时延的数字阵列宽带波束形成涉及数字阵列信号同步采集。

背景技术

随着技术的发展，全数字阵列天线因其能够形成收发多波束而应用越来越广泛。准确快速地测量相控阵天线各个通道之间相对时延并加以校正，是全数字阵列能否正常工作的关键技术之一。相控阵天线中的传输延迟，包括门延迟和线延迟，一直是限制数字系统时钟频率提高的关键因素。任何一个细小的制造缺陷都可能引入不正确的延时，导致电路无法在给定的工作频率下正常工作。延迟过长的门或者线是时延故障的根源。时延故障的存在将导致在某些输入下，电路的一个或多个原始输出在给定的时间限制内得不到正确的响应。一个完全的时延测试要求能够检验被测电路中任何通路的传输延迟是否超过工作时钟周期。这里的通路是组合电路中的物理通路，即从电路的原始输入或触发器的输出端到电路的原始输出或触发器的输入端之间的由引线和门组成的交替序列。由于上升跳变信号和下降跳变信号在电路元件中的传播延迟是不一样的，每条物理通路又对应于两条逻辑通路。对于任一条逻辑通路，如果它的信号传播时延超过了工作时钟周期，则该逻辑通路存在通路时延故障（pathdelayfault）。在时延测试中，通路通常指逻辑通路，通路时延故障的测试又称为通路的测试。采用什么样的测试生成约束来敏化（sensitize）通路，即使信号能够沿着被测通路从组合电路输入传播到输出，是通路时延测试生成的关键问题。相控阵天线工作时，波控机通过预先设定的指令代码控制连接阵元或子阵的移相器，使移相器按规定的指令实施相移，阵列孔径在瞬间形成新的相位波前，从而实现波束无惯性扫描和形状的改变。波束特定形状和指向的获得是相控阵天线通过波控机和馈电网络使阵元的激励复电流受控的结果。信号频率发生相对变化时，会引起天线波束指向的偏移，这个波束指向发生偏移就是所谓的“孔径效应”。工程实践上将会遇到诸多不利因素的阵列孔径效应。为了抑制阵列孔径效应，相应的延时后再通过加法器，得到各个通道输出信需要采用时延法来进行宽带信号波束形成。时延测量技术可分为模拟和数字两大类，由于测量精度和转换时间等要求，数字测量方法已逐渐取代了模拟方法。数字时延测量方法有游标法、抽头延迟线法、差分延迟线法等，为了获得高测量精度，还可进行插值处理、非线性校正，引入DLL法或PLL法等。上述方法不但复杂(一般需专门芯片或设备)，而且从原理上也不适合多通道大时带积uM脉冲信号的时延测量。目前广泛的应用于测控、通信等领域采用的模拟相控阵天线是通过对天线单元的相位补偿抵消同一信号到达各个不同阵元而的时间差,使天线阵合成后的输出信号相互叠加，达到输出信噪比最优。但是这种传统的模拟相控阵天线只能形成一个扫描波束，在多目标通信，多目标实时跟踪等应用领域有一定局限性，

全数字阵列天线数字阵阵元以全数字方式实现宽带全数字阵列收发波束，虽然波束形成灵活，由于通道误差，通道输出信号之间会存在时延差、幅度差、相位差，其数字处理部分处理复杂，功耗高，体积大，其幅度、相位不一致造成波束严重失真。尤其是规模比较大的数字阵列很难将处理端和天线端集成在一起，就需要将每个通道的信号在天线前端数字化，并将数字化后的信号传送到处理端进行波束合成处理，为了实现天线单元间的相关叠加，所有中频信号数字化后必须保持同步性。在规模比较大的系统中，采集端模块数比较多，需在系统设计时确保到每个采集模块采样钟同源且相位相参。通常阵列规模比较大的情况下，系统需要分成多个子阵，时钟同步系统需同时满足子阵内同步和子阵间同步的需求。传统方法通常在子阵内需要同步触发的器件上加专用时延检测芯片（TDC）实现两路信号相对延时量的测量，为系统提供最佳采样点延时值。这样做每个子阵都需要多片专用TDC芯片，会占用PCB布板面积、增加模块功耗、大幅增加系统物料采购成本。

发明内容

针对上述问题，本发明提供一种所需器件简单，易于工程化，不需要使用专用芯片，测量精度高，并可同时对多个通道间的相对时延进行测量的数字阵列时延测量方法。

该方法实现简单、可靠型高、不需要使用专用芯片，时延测量精度100pS。而且测量精度及实时性较好，

本发明的上述目的可以通过以下措施来达到，一种数字阵列时延测量方法，具有如下技术特征：由时钟源产生的参考时钟送入时频系统，时频系统根据功能需求产生多路采样时钟和同步信号（SYNC），分别分发到数字阵列系统不同子阵的延时测量模，子阵间同步触发时刻通过延时测量模块进行相位关系检测，得到各个通道输出信号；延时测量模将需要时延测量点的参考信号和每个子阵采集激励通道两级时钟，分发采样后产生的同步信号同时送入现场可编程门阵列FPGA，对多个通道间的相对时延进行测量，实时比较两路信号上升沿的相位差异，在这个过程中不断调整同步信号延时，若FPGA实时检测到数字阵列各阵元传输时延的相位值发生变化则记录当前延时值，将参考信号与不同延迟时间的线性调频信号LFM做差频处理，差频后运行时延算法，将测得的频域位置与延迟时间有关的单频信号进行时延运算，得到待测通道与参考通道间的相对时延值，计算出延迟时间。

本发明相比于现有技术的有益效果是：

所需器件简单，易于工程化。本发明采用由时钟源产生的参考时钟送入时频系统，时频系统根据功能需求产生多路采样时钟和同步信号（SYNC），分别分发到数字阵列系统不同子阵的延时测量模，子阵间同步触发时刻通过延时测量模块进行相位关系检测，得到各个通道输出信号，所需器件简单，不需要使用专用芯片，测量方法简单有效，成本低，实时性好。可以利用在子阵内信号处理FPGA富余的管脚和资源完成信号时延的检测功能，在保证有效检测精度的情况下没有使用TDC芯片，节省功耗、节约了器件成本，FPGA增加的资源开销可以忽略不计。阵列规模不受限值可任意扩展，易于工程化。

测量精度高。本发明采用延时测量模将需要时延测量点的参考信号和每个子阵采集激励通道两级时钟，分发采样后产生的同步信号同时送入现场可编程门阵列FPGA，对多个通道间的相对时延进行测量，实时比较两路信号上升沿的相位差异，在这个过程中不断调整同步信号延时，避免了产生通道间的测量模糊。子阵间同步触发时刻通过延时测量模块进行相位关系检测，使得采样时刻的建立保持时间最优，在数字处理端形成接收波束,可获得很高的动态范围，能够适应系统在高低温环境下的时延漂移，具有高可靠性测量精度，时钟检测信号的频率越高测检测精度越高。

本发明将参考信号与不同延迟时间的LFM信号做差频处理，差频后运行时延算法，将测得的频域位置与延迟时间有关的单频信号进行时延运算，得到待测通道与参考通道间的相对时延值，计算出延迟时间。

本发明可适用于采样率不超过2.5Gsps，信号带宽不超过1GHz的数字阵列系统。

本发明适用于大规模数字阵列的延时搜索。

附图说明

下面结合附图和实施例对本专利进一步说明。

图1是本发明数字阵列时延测量的流程示意图；

图2是数字接收阵列时钟同步信号拓扑图；

图3是图2同步信号采样余量时序图；

图4是四相位系统时钟同步信号采样余量时序图；

图5是子阵内同步时钟网络示意图；

图6是时延调整芯片框图；

下面结合附图进一步详细描述本发明的技术方案。

具体实施方式

参阅图1。根据本发明，由时钟源产生的参考时钟送入时频系统，时频系统根据功能需求产生多路采样时钟和同步信号（SYNC），分别分发到数字阵列系统不同子阵的延时测量模，子阵间同步触发时刻通过延时测量模块进行相位关系检测，得到各个通道输出信号；延时测量模将需要时延测量点的参考信号和每个子阵采集激励通道两级时钟，分发采样后产生的同步信号同时送入现场可编程门阵列FPGA，对多个通道间的相对时延进行测量，实时比较两路信号上升沿的相位差异，在这个过程中不断调整同步信号延时，若FPGA实时检测到数字阵列各阵元传输时延的相位值发生变化则记录当前延时值，将参考信号与不同延迟时间的LFM信号做差频处理，差频后运行时延算法，将测得的频域位置与延迟时间有关的单频信号进行时延运算，得到待测通道与参考通道间的相对时延值，计算出延迟时间。

在不断调整同步信号SYNC延时中，FPGA检测到同步信号SYNC延时，延时一个节拍，判断延时节拍是否发生跳变，是则记录跳变点1，否则返回继续判断，往下记录跳变点2，把两次变化的延时值中间值视为最佳延时采样点；不断记录每个跳变点当前延时值，调整同步信号SYNC延时，当满足带宽和时宽要求时，将待测通道与参考通道时延差Ar的时域测量转换为对频域相应位置的测量，测得单频信号的频域位置，运行时延算法，计算出延迟时间，得到待测通道与参考通道间的相对时延值。

参阅图2。在规模比较大的数字阵列系统中，时钟同步系统以子阵群及子阵进行划分，采用多级分发的方式，将时钟源产生高稳定度的参考时钟送入时频系统，时频系统产生的多路采样时钟和同步信号分别分发到每个子阵要处理16～32个采集激励通道，在子阵内通过两级时钟分发送入子阵后，同步系统将子阵间同步为第一级同步点，首先进入光电转换模块，将时频系统波分复用的光信号转成电采样钟时钟CLK和同步信号SYNC。时钟信号时钟CLK通过时钟信号分发模块生成第二级同步点并送入同步信号分发模块同步为第三级同步点，时钟信号分发模块将第三级同步点时钟信号时钟CLK分发到每个二级时钟分配器，生成ADC1～ADC8,DAC1～DAC4所需要的时钟CLK信号。

光电转换模块输出的同步信号通过延时模块调整同步信号的延时，送入同步信号分发模块在最佳建立保持时间点完成同步信号触发，将同步信号SYNC分发到每个二级时钟分配器，生成ADC1～ADC8,DAC1～DAC4所需要的同步信号SYSREF。

整个同步系统子阵间同步为第一级同步点，同步信号分发处为第二级同步点，第二级时钟分配器处为第三级同步点。在第一级同点处通过严格控制光纤长度将时钟和同步信号的抖动误差严格控制在100pS内。

整个时钟同步系统子阵间同步为第一级同步点，同步信号分发处为第二级同步点，第二级时钟分配器处为第三级同步点，第二级同步点和第三级同步点通过延时模块调整同步信号的延时，使时钟CLK能够在最佳建立保持时间点完成同步信号触发，使时钟同步系统能够稳定可靠适应-40℃～+70℃温度变化范围。

参阅图3。在第二级同步点处，同步信号SYNC可以通过延时模块调整延时量，延时调整范围＞一个时钟CLK周期。同步相位信号SYNC_REF保持不变，由时钟CLK采样同步信号SYNC后重新生成同步位移信号SYNC_DIS。在同步信号SYNC延时调整过程中同步位移信号SYNC_DIS会发生一个时钟CLK周期的变化，此时由现场可编程门阵列FPGA_时钟CLK实时采集同步相位信号SYNC_REF和同步位移SYNC_DIS两个信号，同步位移SYNC_DIS信号发生一个时钟CLK周期的变化时，由FPGA_时钟CLK实时采集的同步相位信号SYNC_REF和同步位移SYNC_DIS两个信号之间的计数值会跳变，此时的延时值回退半个时钟CLK周期，即为时钟CLK采集同步信号SYNC的最佳采样点，可保证最优建立保持时间。

参阅图4。在第三级同步点处，同步信号SYNC可以通过同步信号分发模块调整延时量，延时调整范围超过一个时钟CLK周期。同步相位信号SYNC_REF信号保持不变，同步位移信号SYNC_DIS由时钟CLK采样SYNC后重新生成，在同步信号SYNC延时调整过程中，同步相位信号SYNC_DIS会发生一个时钟CLK周期的变化，此处采样时钟CLK是FPGA处理时钟FPGA_时钟CLK的4倍，如果像图2用FPGA_时钟CLK去采同步位移SYNC_DIS信号分辨不够，无法准确获取同步位移SYNC_DIS信号的变化点。此处采用提高分辨率的方法是将FPGA_时钟CLK利用FPGA内部时钟单元产生完整周期360°内相差90°的四个信号，FPGA_时钟CLK_0°、FPGA_时钟CLK_90°、FPGA_时钟CLK_180°和FPGA_时钟CLK_270°。同时用这四个信号实时采同步相位SYNC_REF和同步位移SYNC_DIS信号，只要其中一个信号采到的同步相位SYNC_REF和同步位移SYNC_DIS两个信号之间的计数值发生跳变即认为时钟CLK采SYNC信号发生了一个周期变化。通过这种方法将FPGA_时钟CLK分辨率提高了4倍。

参阅图5。在数字阵列中子阵内以时钟分路模块、AD9516、AD时钟CLK954、HMC7043、FPGA组成完成子阵级同步采集，实现时钟和同步信号在子阵内的同步分发的同步时钟网络实现时钟和同步信号在子阵内的同步分发，时钟信号CLK送入时钟分路模块中分成两路，一路送给ADCLK954，时延调整模块通过时钟分路将时钟CLK送入ADC和同步数据转换器阵列HMC7043的采样时钟实现SYNC信号时延调节，时钟差分信号CLK_P和时钟CLK_N转成单端信号分别送入分频器可实现0～32之间的偶数分频，然后进入时延调节模块，根据寄存器设置值可实现140pS步进，64步的延时调节，最后通过现场可编程门阵列FPGA转成差分信号输出到下一级。另一路送给HMC7043。AD9516实现SYNC信号的可调延时，单步进140Ps，总共可调64步，其调整目的是为了第1片HMC7043能在最优的建立保持时刻点采到有效地SYNC信号。为了实现这个目标，通过FPGA完成SYNC延时的校正。AD时钟CLK9514将时频模块产生的采样时钟分发成2路，同时第1片HMC7043将采到的有效SYNC信号整形后分发成2路与采样时钟一起送至第2片和第3片HMC7043作为它们的时钟及同步信号输入。为确保第2片和第3片HMC7043的960MHz时钟能够准确地采到SYNC信号，需要FPGA对第1片HMC7043输出SYNC信号的延时进行校准。第2片和第3片HMC7043将960MHz和SYNC信号分发成8路，送至后级的AD1～AD8作为模数转换电路的采样时钟和同步信号，将采样时钟的频率可以根据需要进行不同频率的分配，本电路使用的2分频，输出480MHz采样钟和1.875MHz的SYSREF信号。第4片HMC7043将960MHz和SYNC信号分发成4路，送至后级的DA1～DA4作为数模转换电路的采样时钟和同步信号。

参阅图6。时延调整模块实现SYNC信号时延调节，差分信号Clk_P和Clk_N转成单端信号分别送入分频器可实现0~32之间的偶数分频，然后进入时延调节模块，根据寄存器设置值可实现140pS步进，64步的延时调节，最后转成差分信号输出到下一级。

本电路中现场可编程门阵列FPGA可以选用的是XILINX公司的XC7VX690T,完成时延搜索功能后其资源消耗如图6所示。资源类型为SliceLUTs资源使用184个消耗比例小于0.05%，资源类型为LUTasLogic资源使用147个消耗比例小于0.05%，资源类型为LUTasMemory资源使用37个消耗比例小于0.02%，资源类型为SliceRegisters资源使用了759个资源消耗比例小于0.09%，资源类型为F7Muxes资源消耗21个资源消耗比例小于0.01%，资源类型为F8Muxes资源使用1个消耗比例小于0.01%。从资源整体使用情况可见，该延时搜索方法消耗FPGA资源整体小于0.1%对系统资源影响可忽略不计。

Claims

1.一种数字阵列时延测量方法，其特征在于：时钟同步系统以子阵群及子阵进行划分，采用多级分发的方式，将时钟源产生的参考时钟送入时频系统，时频系统根据功能需求产生多路采样时钟和同步信号（SYNC），分别分发到数字阵列系统不同子阵的延时测量模块，子阵间同步触发时刻通过延时测量模块进行相位关系检测，得到各个通道输出信号；同步时钟系统包含时钟信号分发模块、同步信号分发模块和延时测量模块；时钟信号分发模块将时钟CLK进行1分多的多路分发，同步信号分发模块将同步信号SYNC进行多路分发，延时测量模块将位于时延测量点的参考信号和每个子阵采集激励通道的两级时钟进行分发采样，把产生的同步信号同时送入数字阵列系统中子阵内的现场可编程门阵列FPGA，在FPGA里对多个通道间的相对时延进行测量；实时比较两路信号上升沿的相位差异，在这个过程中不断调整同步信号延时，若FPGA实时检测到数字阵列各阵元传输时延的相位值发生变化则记录当前延时值，将参考信号与不同延迟时间的线性调频信号LFM做差频处理，差频后运行时延算法，将测得的频域位置与延迟时间有关的单频信号进行时延运算，得到待测通道与参考通道间的相对时延值，计算出延迟时间。

2.如权利要求1所述的数字阵列时延测量方法，其特征在于：在不断调整同步信号SYNC延时中，FPGA检测到同步信号SYNC延时，延时一个节拍，判断延时节拍是否发生跳变，是则记录跳变点1，否则返回继续判断，往下记录跳变点2，把两次变化的延时值中间值视为最佳延时采样点；不断记录每个跳变点当前延时值，调整同步信号SYNC延时，当满足带宽和时宽要求时，将待测通道与参考通道时延差Ar的时域测量转换为对频域相应位置的测量，测得单频信号的频域位置，运行时延算法，计算出延迟时间，得到待测通道与参考通道间的相对时延值。

3.如权利要求1所述的数字阵列时延测量方法，其特征在于：时频系统产生的多路采样时钟和同步信号要分别分发到每个子阵进行处理，子阵内将时频系统波分复用的光信号转成电采样钟时钟CLK和同步信号SYNC；时钟同步系统将子阵间同步为第一级同步点，在子阵内通过两级时钟分发送给ADC和DAC作为同步采样时钟。

4.如权利要求3所述的数字阵列时延测量方法，其特征在于：时钟信号时钟CLK通过时钟信号分发模块生成第二级同步点并送入第二级时钟分配器作为第三级同步点，时钟信号分发模块将第三级同步点时钟信号时钟CLK分发到每个第二级时钟分配器，生成模数转换器ADC1～ADC8和数模转换器DAC1～DAC4所需要的时钟CLK信号。

5.如权利要求3所述的数字阵列时延测量方法，其特征在于：光电转换模块输出的同步信号通过延时测量模块调整同步信号的延时，送入同步信号分发模块在最佳建立保持时间点完成同步信号触发，将同步信号分发模块输出的同步信号SYNC分发到每个二级时钟分配器，生成ADC1～ADC8,DAC1～DAC4所需要的同步信号SYSREF。

6.如权利要求5所述的数字阵列时延测量方法，其特征在于：整个时钟同步系统子阵间同步为第一级同步点，同步信号分发模块处为第二级同步点，第二级时钟分配器处为第三级同步点；第一级同点处通过严格控制光纤长度将时钟和同步信号的抖动误差严格控制在100pS内；第二级同步点和第三级同步点通过延时测量模块调整同步信号的延时，使时钟CLK能够在最佳建立保持时间点完成同步信号触发，使时钟同步系统能够稳定可靠适应-40℃～+70℃温度变化范围。

7.如权利要求6所述的数字阵列时延测量方法，其特征在于：在第二级同步点处，同步信号SYNC通过延时测量模块调整延时量，延时调整范围＞一个时钟CLK周期，同步相位信号SYNC_REF保持不变，由时钟CLK采样同步信号SYNC后重新生成同步位移信号SYNC_DIS；在同步信号SYNC延时调整过程中同步位移信号SYNC_DIS发生一个时钟CLK周期的变化，此时由现场可编程门阵列FPGA_时钟CLK实时采集同步相位信号SYNC_REF和同步位移SYNC_DIS两个信号，同步位移SYNC_DIS信号发生一个时钟CLK周期的变化时，由FPGA_时钟CLK实时采集的同步相位信号SYNC_REF和同步位移SYNC_DIS两个信号之间的计数值会跳变，此时的延时值回退半个时钟CLK周期，即为时钟CLK采集同步信号SYNC的最佳采样点。

8.如权利要求6所述的数字阵列时延测量方法，其特征在于：在第三级同步点处，同步信号SYNC通过同步信号分发模块调整延时量，延时调整范围超过一个时钟CLK周期；同步相位信号SYNC_REF信号保持不变，同步位移信号SYNC_DIS由时钟CLK采样SYNC后重新生成，在同步信号SYNC延时调整过程中，同步相位信号SYNC_REF发生一个时钟CLK周期的变化，此处采样时钟CLK是FPGA处理时钟FPGA_时钟CLK的4倍，则利用FPGA内部时钟单元产生完整周期360°内相差90°的四个信号，FPGA_时钟CLK_0°、FPGA_时钟CLK_90°、FPGA_时钟CLK_180°和FPGA_时钟CLK_270°，同时用这四个信号实时采样同步相位SYNC_REF和同步位移SYNC_DIS信号，只要其中一个信号采到的同步相位SYNC_REF和同步位移SYNC_DIS两个信号之间的计数值发生跳变即认为时钟CLK采样SYNC信号发生了一个周期变化。