CN112241193A - 集成电路 - Google Patents

集成电路 Download PDF

Info

Publication number
CN112241193A
CN112241193A CN202010522753.4A CN202010522753A CN112241193A CN 112241193 A CN112241193 A CN 112241193A CN 202010522753 A CN202010522753 A CN 202010522753A CN 112241193 A CN112241193 A CN 112241193A
Authority
CN
China
Prior art keywords
mos transistor
terminal
gate
drain
drain terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010522753.4A
Other languages
English (en)
Inventor
畑中浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azbil Corp
Original Assignee
Azbil Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Azbil Corp filed Critical Azbil Corp
Publication of CN112241193A publication Critical patent/CN112241193A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

本发明提供一种相对于现有结构能够对应更宽范围的设定电流值且能够设定宽的电流范围的集成电路。集成电路(1)具有：共源共栅电流镜电路(101)；运算放大器(OP)，在其同相输入端子输入基准电压，其反相输入端子与端子(102)连接；多个并联连接的MOS晶体管(M20)，其栅极端子与运算放大器(OP)的输出端子连接，其源极端子与端子(102)连接，其漏极端子与共源共栅电流镜电路(101)连接；多个并联连接的MOS晶体管(M21)，其栅极端子与运算放大器(OP)的输出端子连接，其源极端子与端子(102)连接，其漏极端子与共源共栅电流镜电路(101)连接，MOS晶体管(M11)与MOS晶体管(M13)的尺寸比和MOS晶体管(M12)与MOS晶体管(M14)的尺寸比相同。

Description

集成电路
技术领域
本发明涉及一种用于通过外置的电阻来决定恒定电流量的集成电路。
背景技术
以往，已知用外部的电阻来设定流过集成电路的电流值的恒定电流电路(例如参照专利文献1)。
在该集成电路中，例如图2所示，通过电流镜电路1011使流过上述电阻的电流向集成电路内部分路而流动。然而，在以往的集成电路中，晶体管的输出阻抗低，因此输出电流根据电流镜电路1011的输出电压而变化，电压因作为接受侧的电路的结构而异，因此电流精度变差。
作为该问题的对策，例如图3所示，有时使用共源共栅电流镜电路1012。然而，决定共源共栅电流镜电路1012的偏置条件的偏置电流是固定的，因此能够对应的电流的范围被限制在窄的范围内。
现有技术文献
专利文献
专利文献1：日本专利第4208582号。
发明要解决的问题
像这样，在现有的集成电路中，电流根据电流镜电路1011的输出电压而变化。此外，当为了减少由输出电压导致的电流变化而使用共源共栅电流镜电路1012时，能够设定的电流范围存在制限。
发明内容
本发明是为了解决如上所述的问题而完成的，其目的在于提供一种集成电路，其相对于现有结构能够抑制由电流镜电路的输出电压导致的电流的变化且能够设定宽的电流范围。
用于解决问题的方案
本发明涉及的集成电路，其特征在于，具有：共源共栅电流镜电路；运算放大器，在其同相输入端子输入基准电压，其反相输入端子与连接电阻的端子连接；多个并联连接的第二十MOS晶体管，其栅极端子与运算放大器的输出端子连接，其源极端子与端子连接，其漏极端子与共源共栅电流镜电路连接；多个并联连接的第二十一MOS晶体管，其栅极端子与运算放大器的输出端子连接，其源极端子与端子连接，其漏极端子与共源共栅电流镜电路连接，共源共栅电流镜电路具有：第十MOS晶体管，其栅极端子和其漏极端子与第二十MOS晶体管的漏极端子连接，在其源极端子输入电源电压；第十一MOS晶体管，其栅极端子与第二十一MOS晶体管的漏极端子连接，在其源极端子输入电源电压；第十二MOS晶体管，其栅极端子与第二十MOS晶体管的漏极端子连接，其源极端子与第十一MOS晶体管的漏极端子连接，其漏极端子与第二十一MOS晶体管的漏极端子连接；第十三MOS晶体管，其栅极端子与第二十一MOS晶体管的漏极端子连接，在其源极端子输入电源电压；第十四MOS晶体管，其栅极端子与第二十MOS晶体管的漏极端子连接，其源极端子与第十三MOS晶体管的漏极端子连接，第十一MOS晶体管与第十三MOS晶体管的尺寸比和第十二MOS晶体管与第十四MOS晶体管的尺寸比相同。
发明效果
根据本发明，因为如上所述地构成，所以相对于现有结构能够抑制由电流镜电路的输出电压导致的电流的变化且能够设定宽的电流范围。
附图说明
图1为示出实施方式1所涉及的集成电路的结构例的图。
图2为示出现有的集成电路的结构例的图。
图3为示出现有的集成电路的另一结构例的图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行详细说明。
实施方式1
图1为示出实施方式1所涉及的集成电路的结构例的图。
集成电路1为用于通过外置的电阻Rext来决定恒定电流值的电路。如图1所示，集成电路1具有：共源共栅电流镜电路101、运算放大器OP、多个并联连接的MOS晶体管M20(第二十MOS晶体管)以及多个并联连接的MOS晶体管M21(第二十一MOS晶体管)。
共源共栅电流镜电路101具有：MOS晶体管M10～MOS晶体管M16。
就MOS晶体管M10(第十MOS晶体管)而言，栅极端子和漏极端子与MOS晶体管M20的漏极端子连接，在源极端子输入电源电压。在图1中，Vcc表示电源电压。
就MOS晶体管M11(第十一MOS晶体管)而言，栅极端子与MOS晶体管M21的漏极端子连接，在源极端子输入电源电压。
就MOS晶体管M12(第十二MOS晶体管)而言，栅极端子与MOS晶体管M20的漏极端子连接，源极端子与MOS晶体管M11的漏极端子连接，漏极端子与MOS晶体管M21的漏极端子连接。
就MOS晶体管M13(第十三MOS晶体管)而言，栅极端子与MOS晶体管M21的漏极端子连接，在源极端子输入电源电压。
就MOS晶体管M14(第十四MOS晶体管)而言，栅极端子与MOS晶体管M20的漏极端子连接，源极端子与MOS晶体管M13的漏极端子连接。流向MOS晶体管M14的漏极端子的电流为共源共栅电流镜电路101的输出电流。
就MOS晶体管M15(第十五MOS晶体管)而言，栅极端子与MOS晶体管M21的漏极端子连接，在源极端子输入电源电压。
就MOS晶体管M16(第十六MOS晶体管)而言，栅极端子与MOS晶体管M20的漏极端子连接，源极端子与MOS晶体管M15的漏极端子连接。流向MOS晶体管M16的漏极端子的电流为共源共栅电流镜电路101的输出电流。
就运算放大器OP而言，在同相输入端子输入基准电压，反相输入端子与端子102连接。在图1中，Vref表示基准电压。
另外，电阻Rext的一端与端子102连接。电阻Rext的另一端接地。
就MOS晶体管M20而言，栅极端子与运算放大器OP的输出端子连接，源极端子与端子102连接。
就MOS晶体管M21而言，栅极端子与运算放大器OP的输出端子连接，源极端子与端子102连接。
在图1的例子中，MOS晶体管M20的并联数为m＝2，MOS晶体管M21的并联数为m＝20，即MOS晶体管M20的并联数与MOS晶体管M21的并联数的关系为1∶10，这是为了减少消耗电流而取的大的比率，并不限于此。
此外，MOS晶体管M11与MOS晶体管M13的尺寸比和MOS晶体管M12与MOS晶体管M14的尺寸比相同(包含大致相同的意思)。
接下来，对图1所示的实施方式1所涉及的集成电路1的效果进行说明。
在图1所示的实施方式1所涉及的集成电路1中，多个并联连接的MOS晶体管M20和多个并联连接的MOS晶体管M21与电阻Rext连接，这些MOS晶体管M20和MOS晶体管M21与共源共栅电流镜电路101连接。此外，MOS晶体管M11与MOS晶体管M13的尺寸比和MOS晶体管M12与MOS晶体管M14的尺寸比相同。
共源共栅电流镜电路101需要以MOS晶体管M11和MOS晶体管M12在饱和区工作的方式决定MOS晶体管M10的尺寸及其漏极电流值(＝MOS晶体管M20的漏极电流值)。一般而言，以下式(1)的关系成立的方式进行设计。在式(1)中，ID(M20)表示MOS晶体管M20的漏极电流，ID(M21)表示MOS晶体管M21的漏极电流。此外，W10表示MOS晶体管M10的沟道宽度，L10表示MOS晶体管M10的沟道长度。此外，W11表示MOS晶体管M11的沟道宽度，L11表示MOS晶体管M11的沟道长度。此外，W12表示MOS晶体管M12的沟道宽度，L12表示MOS晶体管M12的沟道长度。在式(1)中，在Δ大的情况下，MOS晶体管M11、MOS晶体管M13以及MOS晶体管M15在饱和区的裕度增加，MOS晶体管M12、MOS晶体管M14以及MOS晶体管M16的栅极电压下降。因此，在该情况下，由于集成电路1的输出电压范围变窄，Δ优选为在0以上且接近0的值。
Figure BDA0002532665800000041
另一方面，在图1所示的实施方式1所涉及的集成电路1中，MOS晶体管M20和MOS晶体管M21被相对精度好地配置。因此，即使电阻Rext的设定电流值在宽的范围内变化，ID(M20)与ID(M21)的比也是固定的。由此，能够在宽的设定电流范围内使Δ的值小，能够使输出电压范围宽。此外，在图1所示的实施方式1所涉及的集成电路1中，使用了共源共栅电流镜电路101，因此能够保持高的精度。
如上，根据该实施方式1，集成电路1具有：共源共栅电流镜电路101；运算放大器OP，在其同相输入端子输入基准电压，其反相输入端子与连接电阻Rext的端子102连接；多个并联连接的MOS晶体管M20，其栅极端子与运算放大器OP的输出端子连接，其源极端子与端子102连接，其漏极端子与共源共栅电流镜电路101连接；多个并联连接的MOS晶体管M21，其栅极端子与运算放大器OP的输出端子连接，其源极端子与端子102连接，其漏极端子与共源共栅电流镜电路101连接，共源共栅电流镜电路101具有：MOS晶体管M10，其栅极端子和其漏极端子与MOS晶体管M20的漏极端子其，在其源极端子输入电源电压；MOS晶体管M11，其栅极端子与MOS晶体管M21的漏极端子其，在其源极端子输入电源电压；MOS晶体管M12，其栅极端子与MOS晶体管M20的漏极端子连接，其源极端子与MOS晶体管M11的漏极端子连接，其漏极端子与MOS晶体管M21的漏极端子连接；MOS晶体管M13，其栅极端子与MOS晶体管M21的漏极端子连接，在其源极端子输入电源电压；MOS晶体管M14，其栅极端子与MOS晶体管M20的漏极端子连接，其源极端子与MOS晶体管M13的漏极端子连接，MOS晶体管M11与MOS晶体管M13的尺寸比和MOS晶体管M12与MOS晶体管M14的尺寸比相同。由此，实施方式1所涉及的电路1相对于现有结构能够抑制由输出电压导致的电流变化。此外，实施方式1所涉及的集成电路1相对于以往的结构能够对应更宽范围的设定电流值且能够设定宽的电流范围。
另外，本申请发明在其发明的范围内能够变更实施方式的任意的结构要素或者省略实施方式的任意的结构要素。
附图标记说明
1：集成电路
101：共源共栅电流镜电路
102：端子

Claims (2)

1.一种集成电路，其特征在于，具有：
共源共栅电流镜电路；
运算放大器，在其同相输入端子输入基准电压，其反相输入端子与连接电阻的端子连接；
多个并联连接的第二十MOS晶体管，其栅极端子与所述运算放大器的输出端子连接，其源极端子与所述端子连接，其漏极端子与所述共源共栅电流镜电路连接；以及
多个并联连接的第二十一MOS晶体管，其栅极端子与所述运算放大器的输出端子连接，其源极端子与所述端子连接，其漏极端子与所述共源共栅电流镜电路连接，
所述共源共栅电流镜电路具有：
第十MOS晶体管，其栅极端子和其漏极端子与所述第二十MOS晶体管的漏极端子连接，在其源极端子输入电源电压；
第十一MOS晶体管，其栅极端子与所述第二十一MOS晶体管的漏极端子连接，在其源极端子输入电源电压；
第十二MOS晶体管，其栅极端子与所述第二十MOS晶体管的漏极端子连接，其源极端子与所述第十一MOS晶体管的漏极端子连接，其漏极端子与所述第二十一MOS晶体管的漏极端子连接；
第十三MOS晶体管，其栅极端子与所述第二十一MOS晶体管的漏极端子连接，在其源极端子输入电源电压；以及
第十四MOS晶体管，其栅极端子与所述第二十MOS晶体管的漏极端子连接，其源极端子与所述第十三MOS晶体管的漏极端子连接，
所述第十一MOS晶体管与所述第十三MOS晶体管的尺寸比和所述第十二MOS晶体管与所述第十四MOS晶体管的尺寸比相同。
2.根据权利要求1所述的集成电路，其特征在于，
所述第二十MOS晶体管与所述第二十一MOS晶体管的并联数为1：10。
CN202010522753.4A 2019-07-19 2020-06-10 集成电路 Withdrawn CN112241193A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-133778 2019-07-19
JP2019133778A JP2021018599A (ja) 2019-07-19 2019-07-19 Ｉｃ回路

Publications (1)

Publication Number Publication Date
CN112241193A true CN112241193A (zh) 2021-01-19

Family

ID=74170443

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010522753.4A Withdrawn CN112241193A (zh) 2019-07-19 2020-06-10 集成电路

Country Status (3)

Country Link
JP (1) JP2021018599A (zh)
KR (1) KR20210010324A (zh)
CN (1) CN112241193A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113504806A (zh) * 2021-09-06 2021-10-15 上海艾为微电子技术有限公司 电流基准电路、芯片及电子设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4208582A (en) 1977-12-05 1980-06-17 Trw Inc. Isotope separation apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113504806A (zh) * 2021-09-06 2021-10-15 上海艾为微电子技术有限公司 电流基准电路、芯片及电子设备
CN113504806B (zh) * 2021-09-06 2021-12-21 上海艾为微电子技术有限公司 电流基准电路、芯片及电子设备

Also Published As

Publication number Publication date
KR20210010324A (ko) 2021-01-27
JP2021018599A (ja) 2021-02-15

Similar Documents

Publication Publication Date Title
KR101939843B1 (ko) 볼티지 레귤레이터
US8405459B2 (en) Folded cascode differential amplifier and semiconductor device
US9804629B1 (en) Method and apparatus for current sensing and measurement
US9348350B2 (en) Voltage regulator
US7872519B2 (en) Voltage divider circuit
TWI529512B (zh) Voltage regulator
CN101943926B (zh) 具有温度补偿的电压参考电路
JP2010268350A (ja) 終端抵抗調整回路
CN108693916B (zh) 过电流保护电路以及电压调节器
US20160342171A1 (en) Voltage regulator
US9385584B2 (en) Voltage regulator
US9785163B2 (en) Regulator
CN112241193A (zh) 集成电路
US6127854A (en) Differential comparator with stable switching threshold
US9479172B2 (en) Differential output buffer
JP7005022B2 (ja) 増幅装置
US8064622B1 (en) Self-biased amplifier device for an electrecret microphone
JP2011090683A (ja) 低ドロップアウトリニアレギュレータ
KR20140102603A (ko) 센서 회로
CN109375700B (zh) 电流镜电路
US7629846B2 (en) Source follower circuit and semiconductor apparatus
TW202303165A (zh) 電流感測電路
CN108183704B (zh) 源极跟随器
US9294044B2 (en) Bias circuit and amplifier
US8149063B2 (en) Current-restriction circuit and driving method therefor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20210119

WW01 Invention patent application withdrawn after publication