CN112217523A - 卷积交织器、卷积交织方法、卷积解交织器及卷积解交织方法 - Google Patents

卷积交织器、卷积交织方法、卷积解交织器及卷积解交织方法 Download PDF

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Abstract

时间交织器中包含的进行卷积交织的卷积交织器具备：第1开关，将卷积交织器的输入的连接目的地向多个分支中的某个分支的一端切换；FIFO存储器，设在多个分支中的除了一个分支以外的一部分的分支中，在该一部分的分支间个数相互不同；第2开关，将卷积交织器的输出的连接目的地向多个分支中的某个分支的另一端切换；第1及第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按照顺序地重复多个分支来进行连接目的地的分支。

Description

卷积交织器、卷积交织方法、卷积解交织器及卷积解交织方法
本申请是2015年09月10日提出的发明名称为“时间交织器和时间解交织器、以及时间交织方法和时间解交织方法”的中国专利申请201580013616.5的分案申请。
技术领域
本发明涉及数字通信领域，更详细地讲，涉及将多个数据单元进行时间交织(interleave)的时间交织器及与其对应的时间解交织器等。
背景技术
以往，已知有在具备使用准循环低密度奇偶校验码(quasi－cyclic low－density parity－check code：QCLDPC码)和正交振幅调制(quadrature amplitudemodulation：QAM)的比特交织编码调制(bit－interleaved coding and modulation：BICM)编码器的发送机中，将由该BICM编码器生成的多个数据单元进行时间交织的时间交织器，以及接收机中的与该时间交织器对应的时间解交织器。
作为这样的时间交织器及与其对应的时间解交织器，例如有在DVB－NGH的标准书(非专利文献1)中记载的进行组合了块交织(block interleaving)和卷积交织(convolutional interleaving)的混合交织的混合交织器、以及与其对应的混合解交织器。
现有技术文献
专利文献
专利文献1：WO2010/061184
非专利文献
非专利文献1：DVB－NGH specification DVB BlueBook A160(Draft ETSI EN303 105)“Digital Video Broadcasting(DVB)；Next Generation broadcasting systemto Handheld physical layer specification(DVB－NGH)”,November 2012
非专利文献2：DVB－T2 implementation guidelines ETSI TS 102 831“DigitalVideo Broadcasting(DVB)；Implementation guidelines for a second generationdigital terrestrial television broadcasting system(DVB－T2)”,v1.2.1,August2012
非专利文献3：DVB－C2 specification ETSI EN 302 769“Digital VideoBroadcasting(DVB)；Frame structure channel coding and modulation for a secondgeneration digital transmission system for cable systems(DVB－C2)”,v1.2.1,April 2011
发明内容
有关本发明的一个方式的时间交织器，是对多个数据单元进行包括卷积交织的时间交织的时间交织器，进行上述卷积交织的卷积交织器具备：第1开关，将该卷积交织器的输入的连接目的地向与配置被交织的数据单元的交织单元的数量相等的多个分支中的某个分支的一端切换；FIFO(first in，first out)存储器，设在上述多个分支中的除了一个分支以外的一部分分支中，并且在该一部分的分支间个数相互不同；第2开关，将该卷积交织器的输出的连接目的地向上述多个分支中的某个分支的另一端切换；上述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支；上述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支。
附图说明
图1是表示包括比特交织编码调制的发送机侧的通信电路的一结构例的框图。
图2是表示向时间交织器输入的数据的逻辑性表现的概略的一例的图。
图3A是表示遵循DVB－NGH的标准书的时间交织器的逻辑性的一动作例的概略的图。
图3B是表示遵循DVB－NGH的标准书的时间交织器的逻辑性的一动作例的概略的图。
图3C是表示遵循DVB－NGH的标准书的时间交织器的逻辑性的一动作例的概略的图。
图4A是表示遵循DVB－NGH的标准书的时间解交织器的逻辑性的一动作例的概略的图。
图4B是表示遵循DVB－NGH的标准书的时间解交织器的逻辑性的一动作例的概略的图。
图4C是表示遵循DVB－NGH的标准书的时间解交织器的逻辑性的一动作例的概略的图。
图5是表示有关本发明的实施方式的时间交织器的一安装例的结构的框图。
图6A是表示图5的列－行块交织器的一动作例的概略的图。
图6B是表示图5的块交织器的一动作例的概略的图。
图6C是表示图5的块交织器的另一动作例的概略的图。
图6D是表示图5的块交织器的又一动作例的概略的图。
图6E是表示图5的卷积交织器的输入侧的开关的一动作例的概略的图。
图6F是表示图5的卷积交织器的输入侧的开关的一动作例的概略的图。
图6G是表示图5的卷积交织器的一动作例的概略的图。
图7是表示与图5的时间交织器对应的时间解交织器的一安装例的结构的框图。
图8是表示本发明的实施方式的块交织器的一安装例的概略的图。
图9是表示模拟结果的概略的图。
图10是表示有关本发明的实施方式的时间交织器的另一安装例的结构的框图。
图11是表示与图10的时间交织器对应的时间解交织器的一安装例的结构的框图。
具体实施方式
<<发明者们的研究事项>>
在DVB－NGH的标准书(非专利文献1)中，只是记载了时间交织的多个数据单元(cell)的发送次序(sequence)，并没有记载生成该发送次序的实际的方法。
本发明将公开时间交织器及与其对应的时间解交织器的具体安装方法及装置。
另外不言而喻，本发明的应用对象并不限定于例如基于DVB－NGH的广播，编码方式并不限定于使用QC LDPC码的编码方式，调制方式并不限定于QAM。
图1是表示包括比特交织编码调制(bit－interleaved coding and modulation：BICM)的发送机侧的通信电路的一结构例的框图。
发送机100具备输入处理单元110、BICM编码器120、时间交织器130、调制器140、RF(radio frequency：射频)前端(front end)150和天线160。
输入处理单元110将输入比特改变形式，成为被称作基带帧的规定长的块。BICM编码器120将基带帧分别变换为多个复数值的数据单元并输出。多个复数值的数据单元还被至少包括时间交织器130、调制器140及RF前端150的电路处理。时间交织器130对BICM编码器120的输出执行时间交织并输出。调制器140对时间交织器130的输出进行例如使用正交频分复用(orthogonal frequency－division multiplexing：OFDM)调制的处理，进行通常用来使分集性提高的时间交织和频率交织。RF前端150将从调制器140输出的数字信号变换为模拟RF(radio frequency)信号，进行模拟RF信号的功率放大。并且，RF前端150将功率放大后的模拟RF信号向天线160输出，将功率放大后的模拟RF信号作为电波从天线160输出。
在图1中，在BICM编码器120与调制器140之间配置有时间交织器130。
时间交织器130的目的是减轻猝发(burst)错误。实际上，在存在猝发错误的情况下，在将多个数据单元相对于时间进行交织的情况下，在原来的数据流中原本处于近邻的非常多的数据单元不再受到猝发错误的影响。因而，时间交织例如在使用前方纠错码的方法的情况下，使损失数据的复原变容易。
一些时间交织技术在DVB－C2，DVB－T2，DVB－NGH等的通信系统的技术领域中是已知的。大部分的系统使用多段的交织。在全部的时间交织方法的背后的理论上的解释，是对跨越一些代码字的多个数据单元进行再配置。
例如，在DVB－T2中使用的时间交织是行－列块交织。从概念上说，行－列块交织是将多个数据单元向矩阵的列方向(column－wise)上写入、将写入的多个数据单元从该矩阵在行方向(row－wise)上读出的方法。
另一种时间交织是卷积交织(convolutional interleaving)。卷积交织是将多个数据单元向较大尺寸的FIFO(first in，first out：先进先出)移位寄存器写入的方法。卷积交织以块交织的存储器尺寸的一半，能够实现与其相同的时间交织深度。
在DVB－NGH的标准书(非专利文献1)中，在时间交织中采用将块交织与卷积交织组合的混合交织方案。从概念上说，DVB－NGH的时间交织器将分别由多个数据单元构成的多个块进行卷积而交织。其中，将一个块称作交织单元(interleaving unit：IU)。
该块交织与卷积交织的组合主要是为了能够进行时间－频率切片(time－frequency－slicing：TFS)而选择的，TFS是用来增大复用容量的有前景的技术。
以下，对时间交织器130及与其对应的时间解交织器进一步记载。
图2表示向时间交织器130输入的数据的逻辑性的表现的概略的一例。其中，在图2中表示了一个帧204。
帧204包括多个代码字202，各代码字202包括多个数据单元201。这里，将每1个帧的代码字的数量表述为NFEC_TI，将每1个代码字的数据单元的数量表述为Ncells。在图2的例子中，NFEC_Ti＝2，Ncells＝12，各帧204包括NFEC_TI×Ncells＝2×12＝24个数据单元。
进而，各帧204在逻辑上被分割为多个交织单元203。这里，将每1个帧的交织单元的数量表述为NIU。在图2的例子中，NIU＝3。
图2中例示的数据构造是为了使时间交织器130怎样动作变清楚而使用的，本发明并不限定于图2中例示的数据构造，显然能够根据NFEC_TI、Ncells、NIU的其他数值来实现。
另外，在图2中最小的正方形对应于数据单元，但为了图示的简略化而仅对一部分赋予标号201。此外，各数据单元内的2字符中的第1个字符是为了识别代码字而暂且赋予的值，第2个字符是为了识别各代码字中的数据单元而暂且赋予的值。另外，在其他的图中也是同样的。
在DVB－NGH标准中，如图3A－图3C及图4A－图4C所示那样明确记述了时间交织器130的输入输出及对应的时间解交织器的输入输出。
以下，使用图3A－图3C对时间交织器130进行记述。
图3A表示遵循DVB－NGH的标准书的时间交织器130的最初的动作的一例的概略。时间交织器130的最初的动作包括将生成交织单元的代码字进行块交织的处理。
在图3A的例子中，作为对于时间交织器130内的延迟单元310的输入，表示了3个连续的输入帧IN(m－2)、IN(m－1)、IN(m)。另外，输入帧按照IN(m－2)、IN(m－1)、IN(m)的记载顺序被向延迟单元310输入。
输入帧IN(m－2)、IN(m－1)、IN(m)的各自的多个交织单元IU0、IU1、IU2通过延迟单元310而受到相互不同的时间延迟。另外，在该时间延迟中也包括时间延迟“0”。
在图3A的例子中，各交织单元受到下述的时间延迟。
各输入帧的交织单元IU0在延迟单元310中，如通过在对应的行中不存在延迟电路(delay line)来表示那样，不受到延迟而被输出。
各输入帧的交织单元IU1在延迟单元310中，如通过在对应的行中存在1个延迟电路(delay line)310－11表示那样，受到1个交织单元的量的延迟而被输出。
各输入帧的交织单元IU2在延迟单元310中，如通过在对应的行中存在两个延迟电路(delay line)310－21、310－22表示那样，受到两个交织单元的量的延迟而被输出。
在图3A的例子中，时间交织器130的最初的动作中的延迟单元310的输出由中间帧INT(n－2)、INT(n－1)、IN(n)、INT(n+1)、INT(n+2)表示。另外，中间帧以INT(n－2)、INT(n－1)、INT(n)、INT(n+1)、INT(n+2)的记载顺序被从延迟单元310输出。
在图3A的例子中，仅中间帧INT(n)为完整的，而比其靠前和靠后的中间帧则是，未图示的输入帧被输入到延迟单元310中，受到延迟单元310的处理，并被从延迟单元310输出，由此成为完整的。
进而，延迟单元310中的延迟电路(delay line)310－11、310－21、310－22对数据单元的群即交织单元动作，不是如典型的卷积交织那样对单一的数据单元动作。
图3B及图3C表示遵循DVB－NGH的标准书的时间交织器130的第2个动作的一例的概略。时间交织器130的第2个动作包括对于各中间帧将多个交织单元203从左向右水平地堆积(stack)、然后在行方向(row by row)将数据单元读出的处理。
更详细地讲，关于中间帧INT(n)，如图3B所示，交织单元IU0、IU1、IU2被时间交织器130内的堆积单元320从左向右水平地堆积。然后，如图3C所示，通过时间交织器130内的读出单元330，将堆积的交织单元IU0、IU1、IU2的数据单元在行方向(row by row)上读出并输出。该输出结果被用图3C中的输出串OUT(n)表示，数据单元被以40，50，24，…，19，42，…，37，0B，1B的记载顺序输出。
可知在输出串OUT(n)中，多个数据单元怎样有利地在时间交织深度内的代码字中较大地扩散。这通过由堆积单元320执行的堆积动作来达成。
在与输出串OUT(n)对应的数据单元流在接收机中被接收的情况下，接收机的时间解交织器执行与对时间交织器130记载的动作相反的动作。总之，多个数据单元被分割为多个交织单元，多个交织单元为了重建帧而被从上向下垂直地堆积，进一步受到时间延迟。
以下，使用图4A－图4C对时间解交织器进行记载。
图4A及图4B表示遵循DVB－NGH的标准书的时间解交织器的最初的动作的一例的概略。时间解交织器的最初的动作包括与在发送机侧从时间交织器130输出的输出串OUT(n)对应的、输入流IN(n)的接收处理。
如图4A所示，输入流IN(n)的多个数据单元以40，50，24，…，19，42，…，37，0B，1B的记载顺序被向分离单元410输入，由分离单元410重建为交织单元。
如图4B所示，多个交织单元被向解堆积单元420输入，由解堆积单元420重建为帧。
图4C表示遵循DVB－NGH的标准书的时间解交织器的第2个动作的一例的概略。
在图4C的例子中，作为对于时间解交织器内的延迟单元430的输入，表示了5个连续的例如中间帧INT(n－2)、INT(n－1)、INT(n)、INT(n+1)、INT(n+2)。另外，中间帧被以INT(n－2)、INT(n－1)、INT(n)、INT(n+1)、INT(n+2)的记载顺序向延迟单元430输入。另外，为了说明的方便，一部分的中间帧在图示中为不完整的。
延迟单元430对多个交织单元实施与延迟单元310的时间延迟相反的时间延迟。在图4C的例子中，延迟单元430对于各中间帧的交织单元IU0，如通过在对应的行中存在两个延迟电路(delay line)430－01、430－02所表示的那样，实施两个交织单元的量的延迟并输出。延迟单元430对于各中间帧的交织单元IU1，如通过在对应的行中存在1个延迟电路(delay line)430－11所表示的那样，实施1个交织单元的量的延迟并输出。延迟单元430对于各中间帧的交织单元IU2，如通过在对应的行中不存在延迟电路(delay line)所表示的那样，不实施延迟而输出。
通过以上的处理，将与原本发送的帧IN(m－2)、IN(m－1)、IN(m)对应的帧OUT(p)、OUT(p+1)、OUT(p+2)复原。
但是，上述关于时间交织器及时间解交织器的记载，只是时间交织器130和时间解交织器的设备和方法的动作的逻辑性的记述。它们的实现及安装并不一定使用所记述的单元310－330和单元410－430，可以通过一些方法得到。特别是，如将定义的2维矩阵配置到相互关联的不同的空间位置那样，定义的2维矩阵中的数据配置和数据的移动只不过是为了使时间交织处理及时间解交织处理的理解变简单而选择的。在优选的实现及安装中，数据的物理性的记录也可以在具有2维阵列构造的存储器中体系化，但数据如上述那样，并不一定在物理上进行再配置，也可以例如使用适当的寻址方案单纯地在逻辑上再配置即可。
本发明提供一种伴随着使用资源的削减的、优选的是伴随着时间解交织器中的存储器的使用的削减的、用于实现及安装上述时间交织和时间解交织的方法。该时间解交织器中的存储器的使用的削减，因为有时在较小且潜在可便携的电子设备中搭载有时间交织器，所以是有效的，存储器的削减也有效地带来尺寸和成本的削减。
以下，对与此相关的时间交织及时间解交织进行记述。
<<实施方式>>
图5表示有关本发明的实施方式的时间交织器的一安装例的结构。另外，图5的由时间交织器进行的时间交织是组合了块交织和卷积交织的混合交织。
时间交织器500具备行－列块交织器(BI0)510、块交织器(BI1)520和卷积交织器530。卷积交织器530在逻辑上具备开关540、存储器单元(M1，0、M2，0、M2，1)545－11、545－21、545－22及开关550。行－列块交织器510的输出连接在块交织器520的输入上，块交织器520的输出连接在卷积交织器530的输入上。
但是，图5仅为逻辑上的显示，时间交织器500虽然没有被在物理上实现，即不具备物理开关，但对于属于本技术领域的技术者而言，显然例如可以使用存储器和处理器实现。
以下，对图5的行－列块交织器510进行记述。
行－列块交织器510包括与Ncells/NIU相等数量的行和与NIU相等数量的列的矩阵。其中，NIU是每1帧的交织单元的数量，Ncells是每1代码字的数据单元的数量。例如，在图2的帧构造的情况下，Ncells＝12，NIU＝3。
在图6A中表示Ncells＝12，NIU＝3的情况下的行－列块交织器510的一安装例。另外，在图6A的例子中，第1个代码字的12个数据单元以00，01，02，…，09，0A，0B的记载顺序被向行－列块交织器510输入。
根据图6A可知，数据单元00－0B被行－列块交织器510以其输入顺序向矩阵列方向上写入，在写入后，从矩阵行方向上读出。结果，第1个代码字的12个数据单元以00，04，08，01，05，09，02，06，0A，03，07，0B的记载顺序被从行－列块交织器510输出。
对属于本技术领域的技术者而言，显然该行－列块交织器510的实现及安装可以使用通过例如在DVB－T2的安装指引(非专利文献2)中使用的或在专利文献1中记述的寻址方案动作的线性存储器块来有利地得到。另外，非专利文献2及专利文献1完全包含在本申请中。
特别是，该行－列块交织器跟踪下个数据单元被读出的存储器位置，为了将正在进来的数据单元写入而再使用这些存储器位置。详细地讲，第j个时间交织块的第i个要素的地址a(i，j)基于以下的数式1和数式2计算。另外，第j个时间交织块及第i个要素分别相当于在上述中叙述的包括Ncells个(在图2的帧构造的情况下是12个)数据单元的各代码字及各代码字的第i个数据单元。
[数式1]
a(i,j)＝(a(i-i,j)+k(j))mod M+(a(i-i,j)+k(j))div M
这里，k(0)＝1、a(0，j)＝0、M＝Nr×Nc。
其中，Nr是行数，Nc是列数。另外，如j＝0，…，这样，每当输入代码字则每次增加1，i＝0，…，Ncells－1－1(在图2的帧构造的情况下是11)，Nr、Nc分别相当于在上述中叙述的Ncells/NIU(在图2的帧构造的情况下是12/3＝4)、NIU(在图2的帧构造的情况下是3)。
在发送机侧的行－列块交织器510中，k(j)使用以下的数式2计算。
[数式2]
k(j)＝(k(j-1)×Nr)mod M+kxj-1)div Nc
该方法的优点是，能够通过一个缓存进行数据单元的读出和写入，不需要使用两个缓存在这两个缓存间进行写入动作和读出动作的切换。这使得，对于行－列块交织，以及基于类似性的对于行－列块解交织，能够使用线性RAM(random access memory)的一个块。关于这一点，能够使实际的行－列块交织器和行－列块解交织器的存储器尺寸在概念性的尺寸上是相同的。例如，为了将由12个数据单元构成的一个帧进行行－列块交织或行－列块解交织，可以使用具有12个数据单元的存储器空间的一个存储器块。
以下，对图5的块交织器520进行记述。
块交织器520包括与Ncells相等数量的行以及与NFEC_TI相等数量的列的矩阵。其中，Ncells是每1个代码字的数据单元的数量，NFEC_TI是每1帧的代码字的数量。例如，在图2的帧构造的情况下，Ncells＝12，NFEC_Ti＝2。另外，后述的块交织器520A、520B也同样包括与Ncells相等数量的行和与NFEC_TI相等数量的列的矩阵。
在图6B中表示Ncells＝12、NFEC_Ti＝2的情况下的块交织器520的一安装例。另外，在图6B的例子中，1个帧内的最初的代码字的12个数据单元以被从行－列块交织器510输出的顺序，这里以00，04，08，…，03，07，0B的记载顺序，被向块交织器520输入。接着，该1个帧内的下一个代码字的12个数据单元以被从行－列块交织器510输出的顺序，这里以10，14，18，…，13，17，1B的记载顺序，被向块交织器520输入。
如图6B所示，最初的代码字的数据单元00－0B以被行－列块交织器510输出的顺序，被块交织器520向矩阵的列方向上写入。接着的代码字的数据单元10－1B以被行－列块交织器510输出的顺序，被块交织器520向矩阵的列方向上写入。被写入到矩阵中的数据单元00－0B、10－1B被块交织器520从矩阵的行方向上读出。结果，第1个帧的24个数据单元以00，10，04，…，19，02，…17，0B，1B的记载顺序被从块交织器520输出。
在此情况下，块交织器520如行－列块交织器510那样作为行－列块交织器动作。因而，对行－列块交织器510做出的相同的考察，特别对于可实施使用数式1及数式2记述的寻址方案的实现及安装也能够应用。另外，在向块交织器520应用的情况下，第j个时间交织块及第i个要素分别相当于在上述中所叙述的包括NFEC_TI×Ncells个(在图2的帧构造的情况下是2×12＝24个)数据单元的各帧及各帧的第i个数据单元，如j＝0，…，这样，每当输入帧，则每次增加1，i＝0，…，NFEC_TI×Ncells－1(在图2的帧构造的情况下是2×12－1＝23)，Nr、Nc分别相当于在上述中叙述的Ncells(在图2的帧构造的情况下是12)及NFEC_TI(在图2的帧构造的情况下是2)。
以下，对时间交织器130内的块交织器(BI1)的另一安装例进行记述。
在图6C中表示与图6B的数值例相同情况下的、即Ncells＝12、NFEC_Ti＝2的情况下的块交织器(BI1)的另一安装例。但是，在图6C中，将块交织器(BI1)表示为块交织器520A。另外，设图6C中的输入数据单元与图6B中的输入数据单元相同。
在本发明中，在对块交织器520做出参照的情况下，显然除了块交织器520以外还能够实现及安装块交织器520A。
如图6C所示，最初的代码字的12个数据单元00-B以被行-列块交织器510输出的顺序，被块交织器520A向矩阵写入。接着的代码字的数据单元10-1B以被行-列块交织器510输出的顺序，被块交织器520A向矩阵写入。但是，数据单元00-0B、10-1B不是如块交织器520那样在列方向上被写入，而是被对角地写入。并且，被写入到矩阵中的数据单元00-0B、10-1B被块交织器520A与块交织器520同样地从矩阵的行方向上读出。结果，如图6C所示，1个帧的24个数据单元以00，1B，10，…，09，02，…，13，17，0B的记载顺序被从块交织器520A输出。
对属于本技术领域的技术者而言，显然该块交织器520A的实现及安装可以使用通过例如在DVB-C2的标准书(非专利文献3)中使用的寻址方案动作的线性存储器块来有利地得到。另外，非专利文献3完全包含在本申请中。
特别是，该块交织器跟踪下个数据单元被读出的存储器位置，为了将正在进来的数据单元写入而再使用这些存储器位置。详细地讲，第j个时间交织块的第i个要素的地址a(i，j)基于以下的数式3计算。另外，第j个时间交织块及第i个要素分别相当于在上述中叙述的包括NFEC_TI×Ncells个(在图2的帧构造的情况下是2×12＝24个)的数据单元的各帧及各帧的第i个数据单元。
[数式3]
a(i，j)＝Nc×r(i，j)+c(i，j)
这里，
i＝0，...，Nr×Nc-1
c(i，j)＝mod(j，Nc)
s(i，j)＝mod(j×c(i，j)，Nr)
r(i，j)＝mod(floor(i/Nc)-s(i，j)，Nr)
其中，Nr是行数，Nc是列数，如j＝0，…，这样，每当输入帧，则每次增加1，i＝0，…，NFEC_TI×Ncells－1(在图2的帧构造的情况下是2×12－1＝23)，Nr、Nc分别相当于在上述中叙述的Ncells(在图2的帧构造的情况下是12)及NFEC_TI(在图2的帧构造的情况下是2)。
以下，对时间交织器130内的块交织器(BI1)的又一安装例进行记载。
在图6D中表示与图6B的数值例相同的情况下的、即Ncells＝12，NFEC_Ti＝2的情况下的块交织器(BI1)的又一安装例。但是，在图6D中，将块交织器(BI1)表示为块交织器520B。另外，假设图6D中的输入数据单元与图6B中的输入数据单元相同。
在本发明中，在对块交织器520做出参照的情况下，显然除了块交织器520以外还能够实现及安装块交织器520B。
如图6D所示，最初的代码字的12个数据单元00－0B以被行－列块交织器510输出的顺序，被块交织器520B在矩阵的列方向上写入。接着的代码字的数据单元10－1B以被行－列块交织器510输出的顺序，被块交织器520B在矩阵的列方向上写入。但是，在数据单元被读出之前，由块交织器520B执行行扭转处理。在行扭转后，数据单元00－0B、10－1B被块交织器520B从矩阵的行方向上读出。
如果换一种记述方式，则代码字的数据单元00－0B被向矩阵的列方向上写入，接着的代码字的数据单元10－1B被向矩阵的列方向上写入。并且，被写入到矩阵中的数据单元00－0B、10－1B被从矩阵对角地读出。
结果，如图6D所示，1个帧的24个数据单元以00，14，08，…，1B，04，…，17，0B，10的记载顺序被从块交织器520B输出。
该块交织器520B的实现及安装可以使用通过跟踪下个数据单元被读出的存储器位置、为了将正在进来的数据单元写入而再使用这些存储器位置的寻址方案动作的线性存储器块有利地得到。详细地讲，第j个时间块间的第i个要素的地址a(i，j)基于以下的数式4计算。另外，第j个时间交织块及第i个要素分别相当于包含在上述中叙述的NFEC_TI×Ncells个(在图2的帧构造的情况下是2×12＝24个)的数据单元的各帧及各帧的第i个数据单元。
[数式4]
Figure BDA0002732979150000141
其中，Nr是行数，Nc是列数，Nr、Nc分别相当于在上述中叙述的Ncells(在图2的帧构造的情况下是12)及NFEC_TI(在图2的帧构造的情况下是2)。
块交织器520A、520B具有对数据单元交织器进行补充或替换的优点，如果不是这样，则有配置在比行－列块交织器510靠前的优点，所以比块交织器520好。特别是，在DVB－NGH中，数据单元交织器为了执行代码字内的数据单元的准随机重排而被要求在行－列块交织器510之前。通过使用块交织器520A、520B，能够将该数据单元交织器省略。
以下，对图5的卷积交织器530进行记述。
开关540、550在NFEC_TI个数据单元通过后，将连接目的地的位置移动一个的量。连接开关的位置的数量即卷积交织器530中的分支的数量与交织单元的数量NIU相等。
在图6E中表示上述例示的图2的帧构造的情况下的、即Ncells＝12、NFEC_Ti＝2、NIU＝3的情况下的开关540的最初的3个步骤和各自的输出数据单元，在图6F中表示接着的3个步骤和各自的输出数据单元。但是，在图6E、图6F中，作为输入数据单元而使用图6B所示的块交织器520的输出数据单元，1帧的24个数据单元以00，10，04，…，19，02，…，17，0B，1B的记载顺序到达开关540。
根据图6E、图6F可知，如果NFEC_Ti＝2个数据单元通过，则开关540将连接目的地从最上段或第2段的位置向下一段的位置移动，或从最下段的位置向最上段的位置移动。
从开关540输出的数据单元通过当前连接着开关540的分支。最上段的分支不包含延迟成分，比最上段靠下的分支分别对上1个的分支附加另一个延迟成分，从上段朝向下段依次包含1、2、3、4等的个数的延迟成分。
各延迟成分Mx，y作为FIFO(first in，first out)移位寄存器发挥作用，包含Ncells/NIU×NFEC_TI个存储器数据单元。例如，在图2的帧构造的情况下，即在Ncells＝12、NFEC_Ti＝2、NIU＝3的情况下，各延迟成分Mx，y包含12/3×2＝8存储器数据单元。另外，延迟成分Mx，y相当于图5的存储器单元545－11、545－21、545－22。
通过了各分支的数据单元到达开关550。并且，如果NFEC_Ti＝2个数据单元通过，则开关550将连接目的地从最上段或第2段的位置向下一段的位置移动，或从最下段的位置向最上段的位置移动。
图6G表示对于最初的3帧的卷积交织器530的一动作例的概略。输出中的空数据单元是因在存储器单元545－11、545－21、545－22中其存储内容阶段性地前进而得到的。特别是，在该例中，3个存储器单元545－11、545－21、545－22保持与输出中的24个空数据单元对应的、合计8个数据单元的3倍即24个数据单元。从数据单元40起，数据单元连续地存在。
对于本技术领域的技术者而言，显然为了实现及安装延迟电路(delay line)或存储器单元545－11、545－21、545－22而可以使用环形缓存。另外，环形缓存具有避免存储器单元的物理性的拷贝的优点。在该方法中，电力消耗被有效地抑制，对于便携设备而言带来重大的优点。
图7表示有关本发明的实施方式的时间解交织器的一安装例的结构。另外，由图7的时间解交织器进行的时间解交织，是组合了卷积解交织和块解交织的混合解交织。
时间解交织器700具备卷积解交织器730、块解交织器(BDI1)720和行－列块解交织器(BDI0)710。卷积解交织器730在逻辑上具备开关740、存储器单元(M1，0、M1、1、M2，0)745－01、745－02、745－11及开关750。卷积解交织器730的输出连接在块解交织器720的输入上，块解交织器720的输出连接在行－列块解交织器710的输入上。可知时间解交织器700相对于时间交织器500为充分对称的。
卷积解交织器730特别对于存储器单元745－01、745－02、745－02保持的数据单元的数量、和开关740及开关750的移动速度，在与使用图6E－图6G记述的卷积交织器530的动作充分类似的方法下动作。
存储器单元745－01、745－02、745－02包括Ncells/NIU×NFEC_TI个存储器数据单元。开关740、750如果NFEC_TI个数据单元通过，则将连接目的地从最上段或第2段的位置向下一段的位置移动，或从最下段的位置向最上段的位置移动。
另外，这里省略进一步的详细的记述。
以下，对图7的行－列块解交织器710进行记述。
行－列块解交织器710包括Ncells/NIU行NIU列的矩阵。
行－列块解交织器710的一个存储器安装例与行－列块交织器510对称，可通过使用下述的寻址方案的存储器得到。即，第j个时间交织块的第i个要素的地址a(i，j)使用以下的数式5和数式6计算。另外，第j个时间交织块及第i个要素分别相当于包含在上述中叙述的Ncells个(在图2的帧构造的情况下是12个)的数据单元的各代码字及各代码字的第i个数据单元。
[数式5]
a(i,j)＝(a(i-i,j)+k(j))mod M+(a(i-i,j)+k(j))div M
这里，k(0)＝1、a(0，j)＝0、M＝Nr×Nc。
其中，Nr是行数，Nc是列数。如j＝0，…，这样每当输入代码字则每次增加1，i＝0，…，Ncells－1－1(在图2的帧构造的情况下是11)，Nr，Nc分别相当于在上述中叙述的Ncells/NIU(在图2的帧构造的情况下是12/3＝4)，NIU(在图2的帧构造的情况下是3)。
在接收机侧的行－列块解交织器710中，k(j)使用以下的数式6计算。
[数式6]
k(j)＝(k(j-1)×Nc)modM+k(j-1)div Nr
以下，对图7的块解交织器720记述。
块解交织器720包括Ncells行NIUFEC_TI列的矩阵。
块解交织器720的一个存储器安装例与块交织器520是对称的，如上述行-列块解交织器710那样，通过采用接收机侧的解交织寻址用的使用数式5及数式6记述的寻址方案的存储器得到。另外，在对块解交织器720应用的情况下，第j个时间交织块及第i个要素分别相当于包含在上述中叙述的NFEC_TI×Ncells个(在图2的帧构造的情况下是2×12＝24个)的数据单元的各帧及各帧的第i个数据单元，如j＝0，…，这样每当输入代码字则每次增加1，i＝0，…，NFEC_TI×Ncells-1(在图2的帧构造的情况下是2×12-1＝23)，Nr、Nc分别相当于在上述中叙述的Ncells(在图2的帧构造的情况下是12)及NFEC_TI(在图2的帧构造的情况下是2)。
或者，在使用块交织器520A的情况下，与其对应的块解交织器通过使用以下的寻址方案来实现及安装。即，第j个时间交织块的第i个要素的地址a(i，j)使用以下的数式7计算。另外，第j个时间交织块及第i个要素分别相当于包含在上述中叙述的NFEC_TI×Ncells个(在图2的帧构造的情况下是2×12＝24个)数据单元的各帧及各帧的第i个数据单元。
[数式7]
a(i，j)＝Nc×r(i，j)+c(i，j)
这里，
i＝0，...，Nr×Nc-1
c(i，j)＝mod(i，Nc)
s(i，j)＝mod(j×c(i，j)，Nr)
r(i，j)＝mod(s(i，j)+floor(i/Nc)，Nr)
其中，Nr是行数，Nc是列数，如j＝0，…，这样每当输入代码字则每次增加1，i＝0，…，NFEC_TI×Ncells-1(在图2的帧构造的情况下是2×12-1＝23)，Nr、Nc分别相当于在上述中叙述的Ncells(在图2的帧构造的情况下是12)及NFEC_TI(在图2的帧构造的情况下是2)。
再或者，在使用块交织器520B的情况下，与其对应的块解交织器通过使用以下的寻址方案来实现及安装。即，第j个时间交织块的第i个要素的地址a(i，j)使用以下的数式8计算。另外，第j个时间交织块及第i个要素分别相当于包含在上述中叙述的NFEC_TI×Ncells个(在图2的帧构造的情况下是2×12＝24个)数据单元的各帧及各帧的第i个数据单元。
[数式8]
Figure BDA0002732979150000181
其中，Nr是行数，Nc是列数，Nr、Nc分别相当于包括在上述中叙述的Ncells(在图2的帧构造的情况下是12)及NFEC_TI(在图2的帧构造的情况下是2)。
接着，作为本发明的其他实施方式，记载简易化的时间交织器及时间解交织器。另外，时间交织器进行组合了块交织和卷积交织的混合交织，时间解交织器进行组合了块解交织和卷积解交织的混合解交织。
行－列块交织器510在每1个代码字的数据单元数Ncells是交织单元数NIU的整数倍的情形下，是以往的行－列块交织器。但是，在不是该情形的情况下，需要使用将后面的数据单元跳过而前进的块交织器。
根据DVB－NGH的标准书，L(IU，min)＝floor(Ncells/NIU)。其中，floor(x)是不超过x的最大的整数。Nlarge＝mod(Ncells，NIU)，Nsmall＝NIU－Nlarge。进而，最初的Nlarge个交织单元包括L(IU，min)+1个数据单元，接着的Nsmall个交织单元包括L(IU，min)个数据单元。结果，Ncells＝(L(IU，min)+1)×Nlarge+L(IU，min)×Nsmall。
在图8中表示该行－列块交织器的一例的概略。可知该块交织器不能使用上述抑制了存储器的使用的DVB－T2寻址方案直接实现及安装。该对策需要将大规模且带来复杂的逻辑的规定的数据单元跳过读取。
但是，发明者想到，行－列块交织器510和行－列块解交织器710形成时间交织器电路整体和时间解交织器电路整体的外部组件(outer component)。因而，能够将行－列块交织器510和行－列块解交织器710不给整体的功能带来影响、不使性能下降而从时间交织器电路和时间解交织器电路简单地去掉。在图9中表示支持该发现的模拟结果。
在图10中表示与其对应的时间交织器1000的一结构例。
图10的时间交织器1000具备块交织器(BI1)1020和卷积交织器1030，卷积交织器1030具备开关1040、多个FIFO寄存器1045及开关1050。另外，图10中的卷积交织器1030内的正方形的块分别是FIFO寄存器1045。此外，将设在开关1040侧的位置i(1～NIU－1)及开关1050侧的位置i(1～NIU－1)间的分支中的、从开关1040到开关1050处于第j个的FIFO寄存器1045表述为Mi，j。
代码字的分散由开关1040决定。
在一个实施方式中，开关1040在NFEC－TI个数据单元通过后，将连接目的地的位置移动以增加1个(0，1，2，…，NIU－2，NIU－1，0，1，…)。开关1050的动作再现开关1040的动作。即，开关1050在NFEC－TI个数据单元通过后将连接目的地的位置移动以增加1个(0，1，2，…，NIU－2，NIU－1，0，1，…)。
本发明并不限于开关1040、1050在NFEC_TI个数据单元通过后将连接目的地的位置移动以增加1个，也可以进行其他的增加。在后者的情况下，调整各FIFO寄存器1045的尺寸。例如，在开关1040及开关1050隔一个跳跃而进行切换的情况下(即，在最初移动到全偶数位置0，2，4，…、然后移动到全奇数位置1、3、5，…的情况下)，在连接与最初的Nlarge个交织单元有关的开关1040的、最初的Nlarge个位置处所连接的各FIFO寄存器(Mi，j)1045需要是(L(IU，min)+1)×NFEC_TI存储器数据单元用的存储器。在连接与其余的Nsmall个交织单元有关的开关1040的、其余的Nsmall个位置处所连接的各FIFO寄存器(Mi，j)1045是L(IU，min)×NFEC_TI存储器数据单元用的存储器。其优点是代码字扩展到较大的时间跨度。
对于块交织器1020，不论是上述块交织器的哪个，都能够使用特别对于块交织器520、520A、520B记述的全部可能的实现及安装。
在发送机中，各FIFO寄存器(Mi，j)1045的尺寸是与最初的Nlarge个交织单元关联的、在i＝1，…，Nlarge－1，j＝1，…，i时为(L(IU，min)+1)×NFEC_TI存储器数据单元，与下个Nsmall个交织单元关联的、在i＝Nlarge，···，NIU－1，j＝1，…，i时为L(IU，min)×NFEC_TI存储器数据单元。
与图10的时间交织器1000对应的时间解交织器1100反映时间交织器1000的功能，在图11中表示时间解交织器1100的一结构例。
图11的时间解交织器1100具备卷积解交织器1130和块解交织器(BDI1)1120，卷积解交织器1130具备开关1140、多个FIFO寄存器1145及开关1150。另外，图10中的卷积解交织器1130内的正方形的块分别是FIFO寄存器1145。此外，将设在开关1140侧的位置i(0～NIU－2)及开关1050侧的位置i(0～NIU－2)间的分支中的、从开关1140到开关1150处于第k个的FIFO寄存器1045表述为M’i，i+k－1＝M’i，j。
这里，开关1140及开关1150，与开关1040及开关1050对应而动作。即，开关1140及开关1150在NFEC－TI个数据单元通过后将连接目的地的位置切换，切换位置的顺序与开关1040及开关1050相同。对块解交织器720在上述中所做的考察对于块解交织器1120同样地适用。
依存于Ncells是否是NIU的整数倍，FIFO寄存器(M’i，j)1145尺寸和与发送机的FIFO寄存器(Mi，j)1045成对的寄存器不同。
特别是，在Ncells为NIU的整数倍的情况下，全部FIFO寄存器1145是同尺寸，即Ncells/NIU×NFEC_TI。
作为一般结论，在Ncells不是NIU的整数倍的情况下，
FIFO寄存器M’i，j的存储器尺寸，对于i＝0，…，Nlarge－1，j＝i，…，NIU－2，是(L(IU，min)+1)×NFEC_TI存储器数据单元，
对于i＝Nlarge，…，NIU－2，j＝i，…，NIU－2是L(IU，min)×NFEC_TI存储器数据单元。
块解交织器1120将块交织器1020的功能抵消，如在块解交织器720中讨论那样，可以基于RAM的一个块和其关联的寻址方案，通过上述块解交织器的某个实现。
整体的通信方案由于延迟电路通过块交织器和块解交织器而被打包，所以可知仅面对块交织器和块解交织器。
如在本实施方式中提出那样，外侧的行－列块交织器(BI0)510和行－列块解交织器(BDI0)710的除去虽然会改变图3C所示的发送机的发送次序，但具有使实现及安装变容易的优点。
图9表示将DVB－NGH的时间交织器的性能与本实施方式的时间交织器1000的性能比较的模拟结果的概略。其中，图9使用对于信噪功率比(signal－to－noise powerratio：SNR)的错误曲线表示。由图9可知，时间交织器1000的性能不会通过将外侧的行－列块交织器(BI0)510和行－列块解交织器(BDI0)710去除而下降，即，关于DVB－NGH的时间交织器的错误曲线与本实施方式的时间交织器1000的错误曲线充分地一致。
在图9中表示结果的模拟包含在交织的数据单元的中心期间发生的伴随着固定的消失猝发的瑞利猝发消失信道。这是在模拟伴随着重大的屏蔽的无线通信路的传递。消失率(20％，40％)与时间交织器的时间交织深度关联。进而，模拟参数是“调制方式：256非均匀QAM”，“LDPC代码字长Nldpc＝64800，编码率9/15”，“交织单元数：NIU＝15”，“每1个交织单元的代码字数：NFEC_Ti＝8”，“交织帧数：30”。
分别说明了一些实施方式，但对于本技术领域的技术者而言，显然为了得到替代的实施方式而能够将它们组合。
<<补充>>
对有关本发明的通信方法等进行总结。
(1)第1时间交织器，是对多个数据单元进行包括卷积交织的时间交织的时间交织器，进行上述卷积交织的卷积交织器具备：第1开关，将该卷积交织器的输入的连接目的地向与配置被交织的数据单元的交织单元的数量相等的多个分支中的某个分支的一端切换；FIFO(first in，first out)存储器，设在上述多个分支中的除了一个分支以外的一部分分支中，在该一部分的分支间个数相互不同；第2开关，将该卷积交织器的输出的连接目的地向上述多个分支中的某个分支的另一端切换；上述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支；上述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支。
(2)第1时间解交织器，是对多个数据单元进行包括卷积解交织的时间解交织的时间解交织器，进行上述卷积解交织的卷积解交织器具备：第1开关，将该卷积解交织器的输入的连接目的地向与配置被解交织的数据单元的交织单元的数量相等的多个分支中的某个分支的一端切换；FIFO(first in，first out)存储器，设在上述多个分支中的除了一个分支以外的一部分的分支中，在该一部分的分支间个数相互不同；第2开关，将该卷积解交织器的输出的连接目的地向上述多个分支中的某个分支的另一端切换；上述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支；上述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支。
(3)第1时间交织方法，是对多个数据单元进行包括卷积交织的时间交织的时间交织方法，进行上述时间交织方法的时间交织器具备进行上述卷积交织的卷积交织器；上述卷积交织器具备：第1开关，将该卷积交织器的输入的连接目的地向与配置被交织的数据单元的交织单元的数量相等的多个分支中的某个分支的一端切换；FIFO(first in，firstout)存储器，设在上述多个分支中的除了一个分支以外的一部分分支中，在该一部分的分支间个数相互不同；第2开关，将该卷积交织器的输出的连接目的地向上述多个分支中的某个分支的另一端切换；上述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支；上述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支。
(4)第1时间解交织方法，是对多个数据单元进行包括卷积解交织的时间解交织的时间解交织方法，进行上述时间解交织方法的时间解交织器具备进行上述卷积解交织的卷积解交织器；上述卷积解交织器具备：第1开关，将该卷积解交织器的输入的连接目的地向与配置被解交织的数据单元的交织单元的数量相等的多个分支中的某个分支的一端切换；FIFO(first in，first out)存储器，设在上述多个分支中的除了一个分支以外的一部分的分支中，在该一部分的分支间个数相互不同；第2开关，将该卷积解交织器的输出的连接目的地向上述多个分支中的某个分支的另一端切换；上述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支；上述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下对上述连接目的地进行切换，该连接目的地的切换通过按顺序地重复上述多个分支来进行连接目的地的分支。
产业上的可利用性
本发明可以在将多个数据单元进行时间交织的时间交织器及与其对应的时间解交织器中使用。
标号说明
100 发送机
110 输入处理单元
120 BICM编码器
130 时间交织器
140 调制器
150 RF前端
160 天线
310 延迟单元
320 堆积单元
330 读出单元
410 分离单元
420 解堆积单元
430 延迟单元
500 时间交织器
510 行－列块交织器
520、520A、520B 块交织器
530 卷积交织器
540 开关
545－11、545－21、545－22 存储器单元
550 开关
700 时间解交织器
710 行－列块解交织器
720 块解交织器
730 卷积解交织器
740 开关
745－01、745－02、745－11 存储器单元
750 开关
1000 时间交织器
1020 块交织器
1030 卷积交织器
1040 开关
1045 FIFO寄存器
1050 开关
1100 时间解交织器
1120 块解交织器
1130 卷积解交织器
1140 开关
1145 FIFO寄存器
1150 开关

Claims (7)

1.一种卷积解交织方法，对多个数据单元进行解交织，其中，包括：
在所述多个数据单元分别被分类到M个交织单元中的某一个的状态下，经由第1开关，将所述多个数据单元输入到卷积延迟电路的步骤，所述卷积延迟电路具备M个分支和使多个数据单元延迟的多个FIFO寄存器，第M’个分支中设置的所述多个FIFO寄存器的数量为M-M’，M’为1到M的整数，所述FIFO寄存器即为先进先出寄存器；以及
从所述卷积延迟电路经由第2开关向块解交织器输出所述多个数据单元的步骤，
所述块解交织器具有矩阵，所述矩阵具有N列且用于块解交织，
所述第1开关和所述第2开关分别与所述M个分支中的同一分支连接，
当在所述第1开关和所述第2开关分别与第L个分支连接的期间中N个数据单元被输入到所述卷积延迟电路时，所述第1开关和所述第2开关分别与第L+1个分支或第1个分支连接，L为1到M的整数。
2.根据权利要求1所述的卷积解交织方法，其中，
所述M个交织单元设置于设置有多个数据单元的1个帧。
3.一种卷积交织器，是对多个数据单元进行交织的卷积交织器，其中，具备：
输入端子，多个数据单元从块交织器输入到该输入端子；
输出端子，输出所述多个数据单元；
卷积延迟电路，具备M个分支和使多个数据单元延迟的多个FIFO寄存器，第M’个分支中设置的所述多个FIFO寄存器的数量为M’-1，M为比1大的整数，M’为1到M的整数，所述FIFO寄存器即为先进先出寄存器；
第1开关，设置在所述输入端子与所述卷积延迟电路之间；以及
第2开关，设置在所述卷积延迟电路与所述输出端子之间，
所述第1开关和所述第2开关分别与所述M个分支中的同一分支连接，使得所述输入端子和所述输出端子经由所述同一分支而连接，
当在所述第1开关和所述第2开关分别与第L个分支连接的期间中第1数量的数据单元被输入到所述输入端子时，所述第1开关和所述第2开关分别与第L+1个分支或第1个分支连接，L为1到M的整数。
4.一种卷积交织器，是进行卷积交织的卷积交织器，其中，具备：
第1开关，将所述卷积交织器的输入端子的第1连接目的地切换为与配置被交织的数据单元的交织单元的数量相等的多个分支中的某一个分支的一端；
多个FIFO寄存器，设置在所述多个分支中的除了第1分支以外的一部分分支，且在所述多个分支间个数相互不同，而且在更下位的各分支附加有附加的FIFO寄存器，所述FIFO寄存器即为先进先出寄存器；以及
第2开关，将所述卷积交织器的输出端子的第2连接目的地切换为所述多个分支中的某一个分支的另一端，
最上位的分支不包括FIFO寄存器，比所述最上位的分支靠下位的分支包括FIFO寄存器，并且对靠上1位的分支附加另1个FIFO寄存器，
所述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第1连接目的地对应的分支，来切换所述输入端子的所述第1连接目的地，
所述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第2连接目的地对应的分支，来切换所述输出端子的所述第2连接目的地，
所述第1开关和所述第2开关始终指向同一分支。
5.一种卷积解交织器，是进行卷积解交织的卷积解交织器，其中，具备：
第1开关，将所述卷积解交织器的输入端子的第1连接目的地切换为与配置被解交织的数据单元的交织单元的数量相等的多个分支中的某一个分支的一端；
多个FIFO寄存器，设置在所述多个分支中的除了第1分支以外的一部分分支，且在所述多个分支间个数相互不同，而且在更下位的各分支附加有附加的FIFO寄存器，所述FIFO寄存器即为先进先出寄存器；以及
第2开关，将所述卷积解交织器的输出端子的第2连接目的地切换为所述多个分支中的某一个分支的另一端，
最上位的分支不包括FIFO寄存器，比所述最上位的分支靠下位的分支包括FIFO寄存器，并且对靠上1位的分支附加另1个FIFO寄存器，
所述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第1连接目的地对应的分支，来切换所述输入端子的所述第1连接目的地，
所述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第2连接目的地对应的分支，来切换所述输出端子的所述第2连接目的地，
所述第1开关和所述第2开关始终指向同一分支。
6.一种卷积交织方法，其中，包括：
将卷积交织器的输入端子的第1连接目的地通过第1开关切换到与配置被交织的数据单元的交织单元的数量相等的多个分支中的某一个分支的一端的步骤；
除了第1分支以外，在所述多个分支中设置多个FIFO寄存器的步骤，所述多个FIFO寄存器在所述多个分支间个数相互不同，且在更下位的各分支中附加有附加的FIFO寄存器，所述FIFO寄存器即为先进先出寄存器；以及
将所述卷积交织器的输出端子的第2连接目的地通过第2开关切换到所述多个分支中的某一个分支的另一端的步骤，
最上位的分支不包括FIFO寄存器，比所述最上位的分支靠下位的分支包括FIFO寄存器，并且对靠上1位的分支附加另1个FIFO寄存器，
在由所述第1开关进行的切换中，所述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第1连接目的地对应的分支，来切换所述输入端子的所述第1连接目的地，
在由所述第2开关进行的切换中，所述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第2连接目的地对应的分支，来切换所述输出端子的所述第2连接目的地，
所述第1开关和所述第2开关始终指向同一分支。
7.一种卷积解交织方法，其中，包括：
将卷积解交织器的输入端子的第1连接目的地通过第1开关切换为与配置被解交织的数据单元的交织单元的数量相等的多个分支中的某一个分支的一端的步骤；
除了第1分支以外，在所述多个分支中设置多个FIFO寄存器的步骤，所述多个FIFO寄存器在所述多个分支间个数相互不同，且在更下位的各分支中附加有附加的FIFO寄存器，所述FIFO寄存器即为先进先出寄存器；以及
将所述卷积解交织器的输出端子的第2连接目的地通过第2开关切换到所述多个分支中的某一个分支的另一端的步骤，
最上位的分支不包括FIFO寄存器，比所述最上位的分支靠下位的分支包括FIFO寄存器，并且对靠上1位的分支附加另1个FIFO寄存器，
在由所述第1开关进行的切换中，所述第1开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第1连接目的地对应的分支，来切换所述输入端子的所述第1连接目的地，
在由所述第2开关进行的切换中，所述第2开关在与每1个帧的代码字的数量相等的多个数据单元已通过的情况下，通过在所述多个分支中按顺序反复切换与所述第2连接目的地对应的分支，来切换所述输出端子的所述第2连接目的地，
所述第1开关和所述第2开关始终指向同一分支。
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