JP2019024243A - 時間インタリーバ及び時間デインタリーバ - Google Patents
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Abstract
【解決手段】 時間インタリーバに含まれる畳み込みインタリービングを行う畳み込みインタリーバは、畳み込みインタリーバの入力の接続先を複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFOメモリと、畳み込みインタリーバの出力の接続先を、複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、を備え、第1及び第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを複数のブランチを順番に且つ繰り返すことによって行う。
【選択図】 図5
Description
本開示は、デジタル通信分野に関し、より詳細には複数のセルを時間インタリーブする時間インタリーバ及びこれに対応する時間デインタリーバに関する。
本開示は、時間インタリーバ及びこれに対応する時間デインタリーバを具体的に実装する方法及び装置を開示する。
複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリーバであって、
前記畳み込みインタリービングを行う畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。
図1は、ビットインタリーブ符号化変調(bit-interleaved coding and modulation:BICM)を含む送信機側の通信回路の一構成例を示すブロック図である。
送信機100は、入力処理ユニット110と、BICMエンコーダ120と、時間インタリーバ130と、モジュレータ140と、RF(radio frequency)フロントエンド150と、アンテナ160とを備える。
時間インタリーバ130の目的はバーストエラーを軽減することである。実際、バーストエラーの存在下において、複数のセルが時間に関してインタリーブされた場合、元のデータストリームにおいて元々近隣にあった非常に多くのセルがバーストエラーの影響を受けることがなくなる。従って、時間インタリービングは、例えば前方誤り訂正符号の手法を用いる場合に、損失データの復元を容易にする。
例えば、DVB−T2において使用される時間インタリービングは、ロウ−カラムブロックインタリービングである。概念的には、ロウ−カラムブロックインタリービングは、複数のセルをマトリックスに列方向(column-wise)に書き込み、書き込んだ複数のセルを当該マトリックスから行方向(row-wise)に読み出す方法である。
以下において、時間インタリーバ130及びこれに対応する時間デインタリーバについてさらに記載する。
フレーム204は、複数の符号語202を含み、各符号語202は複数のセル201を含む。ここで、1フレーム当たりの符号語の数をNFEC_TIと表記し、1符号語当たりのセルの数をNcellsと表記する。図2の例では、NFEC_TI=2、Ncells=12であり、各フレーム204はNFEC_TI×Ncells=2×12=24個のセルを含む。
図2に例示したデータ構造は、時間インタリーバ130がどのように動作するのかを明らかにするために用いられるものであり、本開示は図2に例示したデータ構造に限定されず、NFEC_TI、Ncells、NIUの別の数値によって実装され得ることは明らかである。
DVB−NGH規格では、時間インタリーバ130の入出力、及び、対応する時間デインタリーバの入出力が、図3A−図3C、及び、図4A−図4Cに示されるように、明記されている。
図3Aは、DVB−NGHの仕様書に従った時間インタリーバ130の最初の動作の一例の概略を示す。時間インタリーバ130の最初の動作は、インタリービングユニットが生成される符号語をブロックインタリービングする処理を含む。
図3Aの例では、時間インタリーバ130内の遅延ユニット310に対する入力として、3つの連続する入力フレームIN(m−2),IN(m−1),IN(m)が示されている。なお、入力フレームは、IN(m−2),IN(m−1),IN(m)の記載順に、遅延ユニット310に入力される。
図3Aの例では各インタリービングユニットは下記の時間遅延を受ける。
各入力フレームのインタリービングユニットIU0は、遅延ユニット310において、対応の行に遅延回路(delay line)が存在しないことによって示されるように、遅延を受けずに出力される。
各入力フレームのインタリービングユニットIU2は、遅延ユニット310において、対応の行に2つの遅延回路(delay line)310−21,310−22が存在することによって示されるように、2インタリービングユニット分の遅延を受けて出力される。
さらに、遅延ユニット310における遅延回路(delay line)310−11,310−21,310−22は、セルのグループ、つまり、インタリービングユニットに対して動作し、典型的な畳み込みインタリービングのように単一のセルに対して動作するものではない。
さらに詳述すると、中間フレームINT(n)に関して、図3Bに示されるように、インタリービングユニットIU0,IU1,IU2は、時間インタリーバ130内のスタッキングユニット320によって、左から右に水平にスタックされる。それから、図3Cに示されるように、時間インタリーバ130内の読み出しユニット330によって、スタックされたインタリービングユニットIU0,IU1,IU2のセルが、行(row by row)方向に読み出されて出力される。この出力結果が図3C中の出力ストリングOUT(n)で表されており、セルは、40,50,24,・・・,19,42,・・・,37,0B,1Bの記載順に、出力される。
出力ストリングOUT(n)に対応するセルストリームが受信機において受信される場合、受信機の時間デインタリーバは時間インタリーバ130に対して記載した動作と逆の動作を実行する。要するに、複数のセルが複数のインタリービングユニットに分割され、複数のインタリービングユニットがフレームを再構築するために上から下に垂直にスタックされ、さらに時間遅延を受ける。
図4A及び図4Bは、DVB−NGHの仕様書に従った時間デインタリーバの最初の動作の一例の概略を示す。時間デインタリーバの最初の動作は、送信機側において時間インタリーバ130から出力される出力ストリングOUT(n)に対応する、入力ストリームIN(n)の受信処理を含む。
図4Bに示されるように、複数のインタリービングユニットは、デスタッキングユニット420に入力され、デスタッキングユニット420によってフレームに再構築される。
図4Cの例では、時間デインタリーバ内の遅延ユニット430に対する入力として、5つの連続する例えば中間フレームINT(n−2),INT(n−1),INT(n),INT(n+1),INT(n+2)が示されている。なお、中間フレームは、INT(n−2),INT(n−1),INT(n),INT(n+1),INT(n+2)の記載順に、遅延ユニット430に入力される。なお、説明の便宜のため、一部の中間フレームは図示では不完全なものとなっている。
しかしながら、上記の時間インタリーバ及び時間デインタリーバに関する記載は、時間インタリーバ130と時間デインタリーバのデバイスと方法の動作の論理的な記述のみである。これらの実装は、必ずしも記述したユニット310−330とユニット410−430とを用いない、いくつかの方法で得られ得る。特に、定義した2次元マトリックスを互いに関連する異なる空間位置に配置するように、定義した2次元マトリックスにおけるデータ配置とデータの移動は、時間インタリービング処理及び時間デインタリービング処理の理解を簡単にするために選ばれているに過ぎない。好ましい実装において、データの物理的な記録は2次元アレイ構造を有するメモリにおいて体系化されてもよいが、データは、上述したように、必ずしも物理的に再配置されずに、例えば適切なアドレシングスキームを用いて単に論理的に再配置してもよい。
≪実施の形態≫
図5は、本開示の実施の形態に係る時間インタリーバの一実装例の構成を示す。なお、図5の時間インタリーバによる時間インタリービングは、ブロックインタリービングと畳み込みインタリービングとを組み合わせたハイブリッドインタリービングである。
以下、図5のロウ−カラムブロックインタリーバ510について記載する。
ロウ−カラムブロックインタリーバ510は、Ncells/NIUに等しい数の行と、NIUに等しい数の列のマトリックスを含む。但し、NIUは1フレーム当たりのインタリービングユニットの数であり、Ncellsは1符号語当たりのセルの数である。例えば、図2のフレーム構造の場合、Ncells=12、NIU=3である。
図6Aから分かるように、セル00−0Bは、ロウ−カラムブロックインタリーバ510によって、その入力順に、マトリックスに列方向に書き込まれ、書き込まれた後、マトリックスから行方向に読み出される。この結果、1つ目の符号語の12個のセルは、00,04,08,01,05,09,02,06,0A,03,07,0Bの記載順に、ロウ−カラムブロックインタリーバ510から出力される。
ブロックインタリーバ520は、Ncellsに等しい数の行と、NFEC_TIに等しい数の列のマトリックスを含む。但し、Ncellsは1符号語当たりのセルの数であり、NFEC_TIは1フレーム当たりの符号語の数である。例えば、図2のフレーム構造の場合、Ncells=12、NFEC_TI=2である。なお、後述するブロックインタリーバ520A、520Bも同様にNcellsに等しい数の行と、NFEC_TIに等しい数の列のマトリックスを含む。
図6Bの数値例と同じ場合における、つまり、Ncells=12、NFEC_TI=2の場合における、ブロックインタリーバ(BI1)の他の実装例を図6Cに示す。但し、図6Cでは、ブロックインタリーバ(BI1)をブロックインタリーバ520Aとして示す。なお、図6Cにおける入力セルは、図6Bにおける入力セルと同じであるとする。
図6Cに示すように、最初の符号語の12個のセル00−Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Aによってマトリックスに書き込まれる。続く符号語のセル10−1Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Aによってマトリックスに書き込まれる。但し、セル00−0B,10−1Bは、ブロックインタリーバ520のように列方向に書き込まれるのではなく、対角に書き込まれる。そして、マトリックスに書き込まれたセル00−0B,10−1Bは、ブロックインタリーバ520Aによって、ブロックインタリーバ520と同様に、マトリックスから行方向に読み出される。この結果、図6Cに示すように、1つのフレームの24個のセルは、00,1B,10,・・・,09,02,・・・,13,17,0Bの記載順に、ブロックインタリーバ520Aから出力される。
特に、このブロックインタリーバは、次のセルが読み出されるメモリ位置を追跡し、今入ってきているセルを書き込むためにこれらのメモリ位置を再使用する。詳述すれば、j番目の時間インタリービングブロックのi番目の要素のアドレスa(i,j)は次の数3に基づいて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当する。
図6Bの数値例と同じ場合における、つまり、Ncells=12、NFEC_TI=2の場合における、ブロックインタリーバ(BI1)の更に他の実装例を図6Dに示す。但し、図6Dでは、ブロックインタリーバ(BI1)をブロックインタリーバ520Bとして示す。なお、図6Dにおける入力セルは、図6Bにおける入力セルと同じであるとする。
図6Dに示すように、最初の符号語の12個のセル00−0Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Bによってマトリックスの列方向に書き込まれる。続く符号語のセル10−1Bは、ロウ−カラムブロックインタリーバ510によって出力される順に、ブロックインタリーバ520Bによってマトリックスの列方向に書き込まれる。但し、セルが読み出される前に、ロウツイスト処理がブロックインタリーバ520Bによって実行される。ロウツイスト後に、セル00−0B,10−1Bは、ブロックインタリーバ520Bによって、マトリックスから行方向に読み出される。
この結果、図6Dに示すように、1つのフレームの24個のセルは、00,14,08,・・・,1B,04,・・・,17,0B,10の記載順に、ブロックインタリーバ520Bから出力される。
スイッチ540,550は、NFEC_TI個のセルが通過した後に接続先のポジションを一つ分移動する。スイッチが接続されるポジションの数、即ち、畳み込みインタリーバ530におけるブランチの数はインタリービングユニットの数NIUに等しい。
上記に例示した図2のフレーム構造の場合における、つまり、Ncells=12、NFEC_TI=2、NIU=3の場合における、スイッチ540の最初の3つのステップと夫々の出力セルを図6Eに示し、続く3つのステップと夫々の出力セルを図6Fに示す。但し、図6E、図6Fでは、入力セルとして、図6Bに示すブロックインタリーバ520の出力セルが用いられており、1フレーム分の24個のセルは、00,10,04,・・・,19,02,・・・、17,0B,1Bの記載順にスイッチ540に到達する。
スイッチ540から出力されるセルは、スイッチ540が現在接続されているブランチを通る。最上段のブランチは遅延エレメントを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つ遅延エレメントを付加し、上段から下段に向けて順に1,2,3,4などの個数の遅延エレメントを含む。
図6Gは最初の3フレームに対する畳み込みインタリーバ530の一動作例の概略を示す。出力におけるエンプティセルは、メモリユニット545−11,545−21,545−22においてその記憶内容が段階的に進むことによるものである。特に、この例では3つのメモリユニット545−11,545−21,545−22は、出力における24個のエンプティセルに対応する、合計で8個のセルの3倍、つまり、24個のセルを保持する。セル40からセルが連続的に存在している。
時間デインタリーバ700は、畳み込みデインタリーバ730と、ブロックデインタリーバ(BDI1)720と、ロウ−カラムブロックデインタリーバ(BDI0)710とを備える。畳み込みデインタリーバ730は、論理的に、スイッチ740、メモリユニット(M1,0,M1,1,M2,0)745−01,745−02,745−11、及びスイッチ750を備える。畳み込みデインタリーバ730の出力はブロックデインタリーバ720の入力に接続され、ブロックデインタリーバ720の出力はロウ−カラムブロックデインタリーバ710の入力に接続される。時間デインタリーバ700が時間インタリーバ500に対して十分に対称となっていることが分かる。
メモリユニット745−01,745−02,745−02はNcells/NIU×NFEC_TI個のメモリセルを含む。スイッチ740,750は、NFEC_TI個のセルが通過すると、接続先を最上段又は2段目のポジションから一段下のポジションに移動し、又は、最下段のポジションから最上段のポジションに移動する。
以下、図7のロウ−カラムブロックデインタリーバ710について記載する。
ロウ−カラムブロックデインタリーバ710は、Ncells/NIU行NIU列のマトリックスを含む。
ロウ−カラムブロックデインタリーバ710の一のメモリ実装例は、ロウ−カラムブロックインタリーバ510と対称で、下記のアドレッシングスキームを用いたメモリによって得られる。つまり、j番目の時間インタリービングブロックのi番目の要素のアドレスa(i、j)は次の数5と数6とを用いて計算される。なお、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNcells個(図2のフレーム構造の場合、12個)のセルを含む各符号語及び各符号語のi番目のセルに各々該当する。
ブロックデインタリーバ720の一のメモリ実装例は、ブロックインタリーバ520と対称で、上記のロウ−カラムブロックデインタリーバ710のように、受信機側のデインタリービングアドレッシング用の数5及び数6を用いて記述したアドレッシングスキームを用いたメモリによって得られる。なお、ブロックデインタリーバ720に適用する場合、j番目の時間インタリービングブロック及びi番目の要素は上記で言うところのNFEC_TI×Ncells個(図2のフレーム構造の場合、2×12=24個)のセルを含む各フレーム及び各フレームのi番目のセルに各々該当し、j=0,・・・,とフレームが入力される毎に1ずつ増加し、i=0,・・・,NFEC_TI×Ncells−1(図2のフレーム構造の場合、2×12−1=23)であり、Nr、Ncは上記で言うところのNcells(図2のフレーム構造の場合、12)及びNFEC_TI(図2のフレーム構造の場合、2)に各々該当する。
DVB−NGHの仕様書によれば、L(IU,min)=floor(Ncells/NIU)である。但し、floor(x)はxを超えない最大の整数である。Nlarge=mod(Ncells,NIU)であり、Nsmall=NIU−Nlargeである。さらに、最初のNlarge個のインタリービングユニットはL(IU,min)+1個のセルを含み、次のNsmall個のインタリービングユニットはL(IU,min)個のセルを含む。この結果、Ncells=(L(IU,min)+1)×Nlarge+L(IU,min)×Nsmallである。
しかしながら、発明者は、ロウ−カラムブロックインタリーバ510とロウ−カラムブロックデインタリーバ710が時間インタリーバ回路全体と時間デインタリーバ回路全体のアウターコンポーネント(outer component)を形成する、ことを悟った。従って、ロウ−カラムブロックインタリーバ510とロウ−カラムブロックデインタリーバ710は、全体の機能に影響を及ぼすことなく、性能を低下させることなく、時間インタリーバ回路と時間デインタリーバ回路から簡単に取り除くことができる。この発見をサポートするシミュレーション結果を図9に示す。
図10の時間インタリーバ1000はブロックインタリーバ(BI1)1020と畳み込みインタリーバ1030とを備え、畳み込みインタリーバ1030はスイッチ1040、複数のFIFOレジスタ1045、及びスイッチ1050を備える。なお、図10における畳み込みインタリーバ1030内の正方形のブロックの夫々はFIFOレジスタ1045である。また、スイッチ1040側のポジションi(1〜NIU−1)及びスイッチ1050側のポジションi(1〜NIU−1)間のブランチに設けられ、スイッチ1040からスイッチ1050にかけてj番目にあるFIFOレジスタ1045をMi,jと表記する。
一の実施の形態において、スイッチ1040はNFEC_TI個のセルが通過した後に接続先のポジションを1つ増加するように(0、1、2、・・・、NIU−2、NIU−1、0、1、・・・)移動する。スイッチ1050の動作はスイッチ1040の動作を再現する。つまり、スイッチ1050はNFEC_TI個のセルが通過した後に接続先のポジションを1つ増加するように(0、1、2、・・・、NIU−2、NIU−1、0、1、・・・)移動する。
送信機において、各FIFOレジスタ(Mi,j)1045のサイズは、最初のNlarge個のインタリービングユニットに関連する、i=1,・・・,Nlarge−1、j=1,・・・,iでは、(L(IU,min)+1)×NFEC_TIメモリセルであり、
次のNsmall個のインタリービングユニットに関連する、i=Nlarge,・・・,NIU−1、j=1,・・・,iでは、L(IU,min)×NFEC_TIメモリセルである。
図11の時間デインタリーバ1100は畳み込みデインタリーバ1130とブロックデインタリーバ(BDI1)1120とを備え、畳み込みデインタリーバ1130はスイッチ1140、複数のFIFOレジスタ1145、及びスイッチ1150を備える。なお、図10における畳み込みデインタリーバ1130内の正方形のブロックの夫々はFIFOレジスタ1145である。また、スイッチ1140側のポジションi(0〜NIU−2)及びスイッチ1050側のポジションi(0〜NIU−2)間のブランチに設けられ、スイッチ1140からスイッチ1150にかけてk番目にあるFIFOレジスタ1045をM’i,i+k-1=M’i,jと表記する。
特に、NcellsがNIUの整数倍の場合、全FIFOレジスタ1145は同サイズ、即ち、Ncells/NIU×NFEC_TIである。
一般論として、NcellsがNIUの整数倍でない場合、
FIFOレジスタM’i,jのメモリサイズは、i=0,・・・,Nlarge−1、j=i,・・・,NIU−2に対して、(L(IU,min)+1)×NFEC_TIメモリセルであり、
i=Nlarge,・・・,NIU−2、j=i,・・・,NIU−2に対して、L(IU,min)×NFEC_TIメモリセルである。
全体の通信スキームは、遅延回路はブロックインタリーバとブロックデインタリーバとによってカプセル化されているため、ブロックインタリーバとブロックデインタリーバのみに直面することが分かる。
図9は、DVB−NGHの時間インタリーバの性能と本実施の形態の時間インタリーバ1000の性能とを比較したシミュレーション結果の概略を示す。但し、図9は、信号対雑音電力比(signal-to-noise power ratio:SNR)に対するエラー曲線を用いて示されている。図9から分かる通り、時間インタリーバ1000の性能は外側のローカラムブロックインタリーバ(BI0)510とローカラムブロックデインタリーバ(BDI0)710とを取り除くことによって低下していない、すなわち、DVB−NGHの時間インタリーバに関するエラー曲線と本実施の形態の時間インタリーバ1000のエラー曲線は十分に一致している。
≪補足≫
本発明に係る通信方法等についてまとめる。
(1) 第1の時間インタリーバは、
複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリーバであって、
前記畳み込みインタリービングを行う畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。
複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリーバであって、
前記畳み込みデインタリービングを行う畳み込みデインタリーバは、
当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。
複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリービング方法であって、
前記時間インタリービング方法を行う時間インタリーバは前記畳み込みインタリービングを行う畳み込みインタリーバを備え、
前記畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。
複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリービング方法であって、
前記時間デインタリービング方法を行う時間デインタリーバは前記畳み込みデインタリービングを行う畳み込みデインタリーバを備え、
前記畳み込みデインタリーバは、
当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う。
110 入力処理ユニット
120 BICMエンコーダ
130 時間インタリーバ
140 モジュレータ
150 RFフロントエンド
160 アンテナ
310 遅延ユニット
320 スタッキングユニット
330 読み出しユニット
410 セパレーティングユニット
420 デスタッキングユニット
430 遅延ユニット
500 時間インタリーバ
510 ロウ−カラムブロックインタリーバ
520、520A、520B ブロックインタリーバ
530 畳み込みインタリーバ
540 スイッチ
545−11、545−21、545−22 メモリユニット
550 スイッチ
700 時間デインタリーバ
710 ロウ−カラムブロックデインタリーバ
720 ブロックデインタリーバ
730 畳み込みデインタリーバ
740 スイッチ
745−01、745−02、745−11 メモリユニット
750 スイッチ
1000 時間インタリーバ
1020 ブロックインタリーバ
1030 畳み込みインタリーバ
1040 スイッチ
1045 FIFOレジスタ
1050 スイッチ
1100 時間デインタリーバ
1120 ブロックデインタリーバ
1130 畳み込みデインタリーバ
1140 スイッチ
1145 FIFOレジスタ
1150 スイッチ
Claims (4)
- 複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリーバであって、
前記畳み込みインタリービングを行う畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う
時間インタリーバ。 - 複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリーバであって、
前記畳み込みデインタリービングを行う畳み込みデインタリーバは、
当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う
時間デインタリーバ。 - 複数のセルに対して畳み込みインタリービングを含む時間インタリービングを行う時間インタリービング方法であって、
前記時間インタリービング方法を行う時間インタリーバは前記畳み込みインタリービングを行う畳み込みインタリーバを備え、
前記畳み込みインタリーバは、
当該畳み込みインタリーバの入力の接続先を、インタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う
時間インタリービング方法。 - 複数のセルに対して畳み込みデインタリービングを含む時間デインタリービングを行う時間デインタリービング方法であって、
前記時間デインタリービング方法を行う時間デインタリーバは前記畳み込みデインタリービングを行う畳み込みデインタリーバを備え、
前記畳み込みデインタリーバは、
当該畳み込みデインタリーバの入力の接続先を、デインタリーブされるセルが配置されるインタリービングユニットの数に等しい複数のブランチのうちの何れかのブランチの一端に切り換える第1のスイッチと、
前記複数のブランチのうちの一つのブランチを除く一部のブランチに設けられ、当該一部のブランチ間で互いに個数が異なる、FIFO(first in, first out)メモリと、
当該畳み込みデインタリーバの出力の接続先を、前記複数のブランチのうちの何れかのブランチの他端に切り換える第2のスイッチと、
を備え、
前記複数のブランチのうちの最上段のブランチはFIFOメモリを含まず、最上段より下のブランチは、夫々、一つ上のブランチに対してもう一つFIFOメモリを付加し、
前記第1のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行い、
前記第2のスイッチは1フレーム当たりの符号語の数に等しい複数のセルが通過した場合に前記接続先を切り替え、この接続先の切り替えは接続先のブランチを前記複数のブランチを順番に且つ繰り返すことによって行う
時間デインタリービング方法。
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