CN1121758C - 编码芯片 - Google Patents

Abstract

本发明提供一种用于数据通讯中信道纠错的编码芯片，该芯片包括输入电路、基变换、编码电路、基反变换、输出电路及控制电路六部分组成，其中该输入电路连接有基变换电路，该基变换电路连接有编码电路，该编码电路连接于基变换电路，该基变换电路连接有输出电路，控制电路分别连接于输入电路、编码电路和输出电路；从而该编码芯片可以实现实时RS255或RS223编码功能。

Description

编码芯片

本发明提供一种RS(255，223)编码芯片，RS(REED和SOLOMON)编码芯片属于信道纠错编码技术，用于空间遥测信道或大容量数据存储等多种数据编码，以保证信息的正确传输。

在信息传输过程中，为了保证信息的正确传输，往往在进入信道前对它进行编码，接收端收到数据后先对其进行相应的解码，如图1所示，解码过程中同时纠正了在信道传输过程中发生的错误。所采用的编码方法不同，纠错能力的强弱就不一样。RS码于1960年由REED和SOLOMON提出。由于RS码自身的特点，具有较强的纠错能力，不但可以纠正随机错误，还可以纠正突发错误，而且可以用来构造其它码类，如级连码，所以近年来广泛应用于数字通信系统，各种数据存储系统等方面。但是采用不同码型和编码方法的RS码，在纠错能力和性能参数上有很大不同。

本发明的目的在于提供一种RS(255，223)编码芯片，它能够对原始信息数据按CCSDS(国际空间数据系统咨询委员会)关于遥测信道编码中的Reed-Solomon编码的建议进行编码，与相应的解码器配合使用，可以纠正16个符号的错误，并标识超出纠错能力的错误，编码延时为一个字节。整个编码电路全部用硬件实现，最后写入一片FPGA(现场可编程门阵列)芯片。

本发明一种编码芯片，包括输入电路、基变换、编码电路、基反变换、输出电路及控制电路六部分组成，其特征在于，其中该输入电路连接有基变换电路，该基变换电路连接有编码电路，该编码电路连接于基变换电路，该基变换电路连接有输出电路，控制电路分别连接于输入电路、编码电路和输出电路；从而该编码芯片可以实现实时RS255或RS223编码功能。

为了进一步说明本发明的目的和特征，以下结合附图对本发明作一详细的描述，其中：

图1为信息传输过程图；

图2为本发明的RS(255，223)编码原理图；

图3为本发明的RS(255，223)编码的电路结构图；

图4为本发明的编码电路原理图；

图5为本发明的信号时序图。

请参阅图3所示，本发明一种编码芯片，包括输入电路、基变换、编码电路、基反变换、输出电路及控制电路六部分组成，其特征在于，其中该输入电路连接有基变换电路，该基变换电路连接有编码电路，该编码电路连接于基变换电路，该基变换电路连接有输出电路，控制电路分别连接于输入电路连、编码电路和有输出电路；从而该编码芯片可以实现实时RS255或RS223编码功能。

本发明的编码所采用的各项参数如下：

J＝8，为每个RS符号的码元数；

E＝16，为一个RS码字内RS符号的纠错能力；

I＝1，为符号交错深度，(I＝1时，等效于没有交错)；

J，E，I是独立的参数。

n＝2^J-1＝255，为每个RS码字的符号数；

2E，为一个RS码字中代表校验位的符号数；

k＝n-2E，为一个RS码字中代表信息位的符数。域生成多项式

F(X)＝X⁸+X⁷+X²+X+1    在GF(2)上定义。码生成多项式 $g\left(x\right)=\underset{j=112}{\overset{143}{\mathrm{\Π}}}(x-{\mathrm{\α}}^{11j})=\underset{i=0}{\overset{32}{\mathrm{\Σ}}}{g}_i{x}^i$ 在GF(2⁸)上定义，其中F(α)＝0。各项系数g_i如下：g₀＝g₃₂＝α⁰      g₁＝g₃₁＝α²⁴⁹   g₂＝g₃₀＝α⁵⁹     g₃＝g₂₉＝α⁶⁶g₄＝g₂₈＝α⁴      g₅＝g₂₇＝α⁴³    g₆＝g₂₆＝α¹²⁶    g₇＝g₂₅＝α²⁵¹g₈＝g₂₄＝α⁹⁷     g₉＝g₂₃＝α³⁰    g₁₀＝g₂₂＝α³     g₁₁＝g₂₁＝α²¹³g₁₂＝g₂₀＝α⁵⁰    g₁₃＝g₁₉＝α⁶⁶   g₁₄＝g₁₈＝α¹⁷⁰    g₁₅＝g₁₇＝α⁵    g₁₆＝α²⁴

RS码的编码过程，实际上就是根据它的信息位和生成多项式求出校验位的过程。我们用GF(2^J)上的多项式

        c(x)＝c_n-1x^n-1+c_n-2x^n-2+…c_2Ex^2E+c_2E-1x^2E-1+…c₁x+c₀来表示码字

        c＝c_n-1c_n-2…c_2Ec_2E-1…c₁c₀，其中c_i∈GF(2^J)。同样

        I(x)＝c_n-1x^k-1+c_n-2x^k-2+…+c_2E表示信息位多项式，

        r(x)＝c_2E-1x^2E-1+…c₁x+c₀表示校验位多项式。c(x)应能被g(x)整除，也就是说

        c(x)＝x^2EI(x)+r(x)≡0 mod g(x)，

因为r(x)≡x^2EI(x)mod g(x)，     (1)可知r(x)是用g(x)整除x^2EI(x)所得的余式。RS(255，223)编码的原理如图2所示。图中Q、R_i(i＝0，1，…，30)为八位的寄存器，1和2分别表示两个八位二进制数的相乘和相加，g_i(i＝0，1，…，31)代表生成多项式的各项系数。编码开始前先把所有的寄存器清0。编码开始时两个开关都打在A位，使信息位顺序进入编码器，同时也作为码字的一部分发送出去。所有的信息位都发送之后开关都打在B位，编码器开始依次发送校验位，同时使寄存器Q清0，为下一个码字做准备。

本芯片的主要编码电路部分采用了BERLEKAMP算法，用位串乘法来实现图2中Z和g_i的相乘。首先选取适当的j，构造生成多项式g(x)为自对称多项式，即g_i＝g_2E-i，从而只需计算T_i＝zg_i(i＝0，1，…，16)，g_iz的运算量节省了一半，所用元器件的数目也就减少了一半。其次，应用有限域的理论，选取{1，β，β²，β³，β⁴，β⁵，β⁶，β⁷}(其中β＝α¹¹⁷)所对应的双基作为新的基，对每个进入编码电路的元素

                   u＝u₇α⁷+u₆α⁶+…+u₀α⁰先进行基变换，u可以重新表示为

                         z＝z₀l₀+z₁l₁+…+z₇l₇，其中    [l₀，l₁，l₂，l₃，l₄，l₅，l₆，l₇]

＝[α¹²⁵，α⁸⁸，α²²⁶，α¹⁶³，α⁴⁶，α¹⁸⁴，α⁶⁷，α²⁴²]。生成的符号在离开编码电路之前进行相应的基反变换。新旧系数之间的变换关系如下：[z₀，z₁，…，z₇]＝[u₇，u₆，…，u₀]T_α1              (2)[u₇，u₆，…，u₀]＝[z₀，z₁，…，z₇]T_α1 ^-1            (3)其中 $\mathrm{T\αl}=\left[\begin{array}{cccccccc}1& 0& 0& 0& 1& 1& 0& 1\\ 1& 1& 1& 0& 1& 1& 1& 1\\ 1& 1& 1& 0& 1& 1& 0& 0\\ 1& 0& 0& 0& 0& 1& 1& 0\\ 1& 1& 1& 1& 1& 0& 1& 0\\ 1& 0& 0& 1& 1& 0& 0& 1\\ 1& 0& 1& 0& 1& 1& 1& 1\\ 0& 1& 1& 1& 1& 0& 1& 1\end{array}\right]{----\mathrm{T\αl}}^{-1}=\left[\begin{array}{cccccccc}1& 1& 0& 0& 0& 1& 0& 1\\ 0& 1& 0& 0& 0& 0& 1& 0\\ 0& 0& 1& 0& 1& 1& 1& 0\\ 1& 1& 1& 1& 1& 1& 0& 1\\ 1& 1& 1& 1& 0& 0& 0& 0\\ 0& 1& 1& 1& 1& 0& 0& 1\\ 1& 0& 1& 0& 1& 1& 0& 0\\ 1& 1& 0& 0& 1& 1& 0& 0\end{array}\right]$

∴z_i＝Tr(zβⁱ)注 $\mathrm{Tr}\left(z\right)=\underset{j=0}{\overset{7}{\mathrm{\Σ}}}{z}^{2^j}$ 令 ${\mathrm{zg}}_l=\underset{j=0}{\overset{7}{\mathrm{\Σ}}}{z}_j^{\left(l\right)}{l}_j---T_l\left(z\right)=Tr\left({\mathrm{zg}}_l\right)$ 则 $z_i^{\left(l\right)}=\mathrm{Tr}\left[{\mathrm{\β}}^i\left({\mathrm{zg}}_l\right)\right]=\underset{j=0}{\overset{7}{\mathrm{\Σ}}}{z}_j^{\left(l\right)}\mathrm{Tr}\left({\mathrm{\β}}^i{l}_j\right)=T_l\left({\mathrm{\β}}^{i}z\right)$ $z_0^{\left(l\right)}=T_0^{\left(l\right)}=T_l\left({\mathrm{\β}}^{0}z\right)=\mathrm{Tr}\left({\mathrm{zg}}_l\right)=\underset{j=0}{\overset{7}{\mathrm{\Σ}}}{z}_j\mathrm{Tr}\left(g_l{l}_i\right)=\mathrm{\Σ}{z}_t$

其中z_t为z的各项系数中Tr(g_ll_t)≠0的项

z₁ ⁽¹⁾＝T₁ ^(l)＝T_l(β¹z)＝Tr[(zβ)g_l]如果已经算出T_i(z)，那么用βz代替z作为输入，用同样的过程和结构可以算出比T_i(z)高一位的位。而由z到βz可以通过简单的移位得到：

z＝[Tr(z)，Tr(βz)，…，Tr(β⁷z)]βz＝[Tr(βz)，Tr(β²z)，…，Tr(β⁸z)]

 ＝[z₁，z₂，…，z₇，z₈]其中 $T=z_8=\mathrm{Tr}\left({\mathrm{\β}}^{8}z\right)=\underset{j=0}{\overset{7}{\mathrm{\Σ}}}{z}_j\mathrm{Tr}\left({\mathrm{\β}}^8{l}_j\right)$

  T及T_i的计算算式如下：

    T₀＝z₀

    T₁＝z₁+z₂+z₄+z₆

    T₂＝z₂+z₃

    T₃＝z₀+z₂+z₄+z₅

    T₄＝z₀+z₂+z₃+z₇

    T₅＝z₀+z₁+z₂+z₃+z₄+z₅+z₆+z₇

    T₆＝z₀+z₁+z₂+z₆+z₇

    T₇＝z₀+z₁+z₅+z₆

    T₈＝z₁+z₂+z₄

    T₉＝z₀+z₂+z₃+z₄+z₅

    T₁₀＝z₀+z₁+z₄+z₇

    T₁₁＝z₄

    T₁₂＝z₀+z₁+z₂+z₃+z₄+z₅+z₆+z₇

    T₁₃＝T₃

    T₁₄＝z₀+z₁+z₂+z₄+z₅+z₆

    T₁₅＝z₀+z₁+z₃+z₅+z₇

    T₁₆＝z₁+z₂+z₆

    T＝z₀+z₁+z₃+z₇

上面算式中的＋指模二相加，用两输入的异或门即可完成。采用这种算法，通过简单的移位和模二相加来实现两个八位数的相乘，大大降低了结构的复杂性和使用元器件数目。

实际的编码电路包括输入电路、基变换、BERLEKAMP编码电路、基反变换、输出电路及控制电路六个部分(如图3所示)。其中的输入电路主要是一个八位的D触发器，基变换、基反变换部分分别按照式(2)、(3)完成码字符号在不同基下的坐标转换，BERLEKAMP编码电路(如图4所示)完成主要的编码过程。图中的S_i(i＝0，1，…，30)为八位的串入串出移位寄存器，PSS为八位的串/并入并出移位寄存器，SSP为八位的串入并出移位寄存器，图中1和2分别为八位的和一位的异或器件，3为八位的二选一器件。图4的CMPT部分是一些组合逻辑电路，完成T及T_i的计算。这里需要特别注明的是：由于译码器总是在完整的码块上工作，如果信息位符号少于223个，比如说是223-P个(如图5)，则自动加上虚拟填充，即在码块开始时插入P个字节的全零位。虚拟填充不被传输，仅用于逻辑地补全码块。输出电路由一个八位二选一电路和一个八位的触发器构成，完成码字的信息位和校验位的顺序输出。控制电路生成控制信号，使输入、编码、输出等操作能够严格按时序进行。图中同时标出了芯片的所有外部信号，其中I[7：0]O[7：0]为并行输入、输出数据信号，其余为控制信号。TCY为输入码块同步信号，在输入码块第一个有效字节其间为高，其余时间为低。DINEN为输入信息位有效信号，在输入有效的码字信息位其间为高，其余时间为低。BYCLK为字节时钟，CLK为位时钟。TOCYO为输出码块同步信号，在输出码块第一个有效字节其间为高，其余时间为低。DOEN为输出信息位有效信号，在输出有效的码字信息位其间为高，其余时间为低。信号之间的时序关系如图5所示，输出比输入滞后一个字节时钟。

设计过程的另一个特点是，所有的功能全部用硬件实现，实现过程中采用了FPGA技术，把整个电路写入一片FPGA芯片。

本发明比起传统的板级电路，它具有两个方面的优越性：

1、由于整个电路最后写入一片FPGA芯片，性能稳定可靠，主要与所用的FPGA芯片的性能有关，受外界影响不大；

2、针对实际的应用需求，可以迅速方便地修改内部设计电路，同时保持外部接口不变；

3、体积小，使用时非常方便。

Claims (1)

1、一种编码芯片，包括输入电路、基变换、编码电路、基反变换、输出电路及控制电路六部分组成，其特征在于，其中该输入电路连接有基变换电路，该基变换电路连接有编码电路，该编码电路连接于基变换电路，该基变换电路连接有输出电路，控制电路分别连接于输入电路、编码电路和输出电路；从而该编码芯片可以实现实时RS255或RS223编码功能。

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