CN112135413A - 用于镀覆印刷电路板的方法及使用所述方法的印刷电路板 - Google Patents

用于镀覆印刷电路板的方法及使用所述方法的印刷电路板 Download PDF

Info

Publication number
CN112135413A
CN112135413A CN201911362598.8A CN201911362598A CN112135413A CN 112135413 A CN112135413 A CN 112135413A CN 201911362598 A CN201911362598 A CN 201911362598A CN 112135413 A CN112135413 A CN 112135413A
Authority
CN
China
Prior art keywords
substrate
plating
period
hole
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911362598.8A
Other languages
English (en)
Inventor
崔锺赞
郑荣权
金旼蓚
文盛载
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of CN112135413A publication Critical patent/CN112135413A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H05K3/424—Plated through-holes or plated via connections characterised by electroplating method by direct electroplating
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/12—Electroplating: Baths therefor from solutions of nickel or cobalt
    • C25D3/14—Electroplating: Baths therefor from solutions of nickel or cobalt from baths containing acetylenic or heterocyclic compounds
    • C25D3/18—Heterocyclic compounds
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/12—Process control or regulation
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1492—Periodical treatments, e.g. pulse plating of through-holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electroplating And Plating Baths Therefor (AREA)

Abstract

本公开提供一种用于镀覆印刷电路板的方法及使用所述方法的印刷电路板。所述用于镀覆印刷电路板的方法包括：将包括通孔的基板放置为与镀液接触，并且将所述基板设置为面对电极；以及向所述基板的每个表面施加脉冲电流以从所述通孔的中部到端部镀覆，向所述基板的每个表面施加脉冲电流包括向所述基板的两个表面至少施加一次相反极性的脉冲电流以及向所述基板的两个表面施加至少一次脉冲正向电流。

Description

用于镀覆印刷电路板的方法及使用所述方法的印刷电路板
本申请要求于2019年6月25日在韩国知识产权局提交的第10-2019-0075748号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容出于所有目的通过引用被包含于此。
技术领域
以下描述涉及一种用于镀覆印刷电路板的方法。以下描述还涉及一种使用该用于镀覆印刷电路板的方法制成的印刷电路板。
背景技术
随着电子组件和印刷电路板的集成度增加，在印刷电路板中越来越需要高速信号传输和高散热特性。
为了印刷电路板中的信号传输，以镀通孔(PTH)结构的形式形成通路孔(throughvia)。因为当前镀覆技术的局限性，所以仅在孔的壁表面上执行镀覆。孔的其余部分用绝缘树脂油墨填充。然而，因为不同材料(例如，铜和绝缘树脂)之间的热膨胀系数(CTE)的不同，所以可靠性低并且散热特性不足。因此，难以将这种镀覆技术应用于需要高散热特性的产品。
为了增强印刷电路板的散热特性，已经使用了交错过孔(staggered via)和堆叠过孔(stacked via)，其中，交错过孔是不围绕同一中心线布置的层叠的多个过孔，堆叠过孔是一起围绕同一中心线的层叠的多个过孔。可通过这样的过孔来改善散热特性，但可能导致由于堆叠过孔而产生的层间过孔的裂纹和分层，并且还可能导致与堆叠过孔相关联的噪声(诸如，信号)。
发明内容
提供本发明内容是为了按照简化的形式介绍在下面的具体实施方式中进一步描述的所选择的构思。本发明内容既不意在确定所要求保护的主题的关键特征或必要特征，也不意在用于帮助确定所要求保护的主题的范围。
在一个总体方面，一种用于镀覆印刷电路板的方法包括：将包括通孔的基板放置为与镀液接触，并且将所述基板设置为面对电极；以及向所述基板的每个表面施加脉冲电流以从所述通孔的中部到端部镀覆，向所述基板的每个表面施加脉冲电流包括向所述基板的两个表面至少施加一次相反极性的脉冲电流以及向所述基板的两个表面至少施加一次脉冲正向电流。
施加到所述基板的一个表面的第一脉冲电流可具有第一周期，所述第一周期包括用于施加反向电流的时段，并且施加到所述基板的另一表面的第二脉冲电流可具有第二周期，所述第二周期包括与所述第一脉冲电流的用于施加所述反向电流的时段在时间上重叠并且用于施加正向电流的时段。
在所述第一周期期间可出现用于施加反向电流的1-1时段和用于施加正向电流的1-2时段，并且在所述第二周期期间可出现用于施加具有预定电流密度的正向电流的2-1时段以及用于施加具有比所述2-1时段的电流密度低的电流密度的正向电流的2-2时段，其中，所述第一周期的所述1-1时段和所述第二周期的所述2-1时段可在时间上重叠。
在所述第一周期中还可出现用于施加具有比所述1-2时段的电流密度高的电流密度的正向电流的1-3时段以及用于施加具有比所述1-3时段的电流密度低的电流密度的正向电流的1-4时段，并且在所述第二周期期间还可出现用于施加反向电流的2-3时段以及用于施加具有比所述2-1时段的电流密度低的电流密度的正向电流的2-4时段，其中，所述第一周期的所述1-3时段和所述第二周期的所述2-3时段可在时间上重叠。
所述镀液可包括镀覆促进剂和镀覆抑制剂，并且所述镀覆抑制剂的分子量可大于所述镀覆促进剂的分子量，当将相反极性的所述脉冲电流施加到所述基板的两个表面时，所述镀覆促进剂和所述镀覆抑制剂可与所述通孔的内壁和所述基板的被施加反向电流的表面分离，并且当将所述脉冲正向电流施加到所述基板的两个表面时，所述镀覆促进剂可集中在所述通孔的中央部分处。
在另一总体方面，一种印刷电路板包括：基板，在所述基板中形成有通孔；以及过孔，填充所述通孔并且延伸到所述基板的两个表面，其中，所述过孔包括：第一镀层，形成在所述通孔中，延伸到所述基板的两个表面，并且具有凹槽，所述凹槽在所述第一镀层的两端处形成在所述基板的表面中；以及第二镀层，填充所述凹槽，形成在所述第一镀层上，并且延伸到所述基板上，其中，所述第一镀层在设置在所述凹槽的下部处的区域处的晶粒尺寸比所述第一镀层在设置在所述通孔的中央部分处的区域处的晶粒尺寸大。
所述第一镀层可包括：细晶粒区域，在所述通孔的中央处延伸到内壁；以及粗晶粒区域，形成在所述凹槽的底部部分处并且被所述细晶粒区域围绕，其中，所述粗晶粒区域的金属颗粒可比所述细晶粒区域的金属颗粒大。
所述细晶粒区域可沿着所述通孔的所述内壁延伸到所述基板的表面。
所述细晶粒区域可包括：第一细晶粒区域，在所述通孔的中央处朝向所述内壁延伸；以及第二细晶粒区域，设置在所述第一细晶粒区域与所述粗晶粒区域之间，并且沿着所述通孔的所述内壁朝向所述基板的表面延伸，其中，所述第二细晶粒区域的金属颗粒可比所述第一细晶粒区域的金属颗粒小。
所述第一镀层中的所述凹槽的深度可以为150μm或更小，并且在所述基板上可形成有连接到所述过孔的电路图案，所述电路图案具有30μm或更小的厚度。
所述印刷电路板还可包括种子层，所述种子层位于所述通孔的内壁上和所述基板的表面上，其中，所述第一镀层可以是形成在所述种子层上的电镀层。
所述印刷电路板还可包括铜箔层和种子层，所述铜箔层位于所述基板上，所述种子层位于所述通孔的内壁上和所述铜箔层上，其中，所述第一镀层可以是形成在所述种子层上的电镀层。
所述基板可以利用绝缘材料制成，而没有电路层位于所述基板中。
所述基板可包括积层，所述积层具有形成在所述积层中的多个电路层。
在所述基板的表面上，所述第一镀层的厚度可比所述第二镀层的厚度大。
在另一总体方面，一种印刷电路板包括：基板，在所述基板中形成有通孔，其中，过孔填充所述通孔并且延伸到所述基板的两个表面，其中，所述过孔包括：第一镀层，形成在所述通孔中；以及第二镀层，形成在所述第一镀层上，其中，所述第一镀层具有细晶粒区域和粗晶粒区域，其中，所述粗晶粒区域的金属颗粒比所述细晶粒区域的金属颗粒大。
所述第一镀层可延伸到所述基板的两个表面上并且可具有凹槽，所述凹槽在所述第一镀层的两端处形成在所述基板的表面中。
所述第二镀层可填充所述凹槽并且可延伸到所述基板上。
所述细晶粒区域可沿着所述通孔的内壁延伸到所述基板的表面。
所述细晶粒区域可包括：第一细晶粒区域，在所述通孔的中央处朝向内壁延伸；以及第二细晶粒区域，设置在所述第一细晶粒区域与所述粗晶粒区域之间，并且沿着所述通孔的所述内壁朝向所述基板的表面延伸，其中，所述第二细晶粒区域的金属颗粒可比所述第一细晶粒区域的金属颗粒小。
通过以下具体实施方式、附图和权利要求，其他特征和方面将是显而易见的。
附图说明
图1是示出根据示例的镀覆印刷电路板的方法的流程图。
图2至图5是示出根据示例的镀覆印刷电路板的方法的示图。
图6是示出根据示例的印刷电路板的示图。
图7是示出根据示例的印刷电路板的第一镀层的示图。
图8至图10是示出根据示例的印刷电路板的过孔的照片。
图11是示出根据示例的印刷电路板的示图。
图12是示出根据示例的印刷电路板的示图。
图13是示出根据示例的印刷电路板的示图。
图14是示出根据示例的印刷电路板的示图。
图15是示出根据示例的印刷电路板的示图。
在整个附图和具体实施方式中，相同的附图标记指示相同的元件。附图可不按照比例绘制，并且为了清楚、说明及便利起见，可夸大附图中的元件的相对尺寸、比例和描绘。
具体实施方式
提供下面的具体实施方式以帮助读者获得对在此描述的方法、设备和/或系统的全面理解。然而，在理解本申请的公开内容之后，在此描述的方法、设备和/或系统的各种改变、修改和等同物将是显而易见的。例如，在此描述的操作的顺序仅仅是示例，并且不限于在此阐述的顺序，而是除了必须以特定顺序发生的操作之外，可做出如在理解本申请的公开内容之后将显而易见的改变。此外，为了提高清楚性和简洁性，可省略本领域中已知的特征的描述。
在此描述的特征可以以不同的形式实现，并且将不被解释为局限于在此描述的示例。更确切地说，已经提供在此描述的示例，仅仅是为了示出在理解本申请的公开内容之后将是显而易见的实现在此描述的方法、设备和/或系统的许多可行方式中的一些可行方式。
在整个说明书中，当诸如层、区域或基板的元件被描述为“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接“在”另一元件“上”、直接“连接到”另一元件或直接“结合到”另一元件，或者可存在介于它们之间的一个或更多个其他元件。相比之下，当元件被描述为“直接在”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可不存在介于它们之间的其他元件。
如在此使用的，术语“和/或”包括相关所列项中的任意一个和任意两个或更多个的任意组合。
尽管在此可使用诸如“第一”、“第二”和“第三”的术语来描述各种构件、组件、区域、层或部分，但是这些构件、组件、区域、层或部分将不受这些术语限制。更确切地说，这些术语仅用来将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因此，在不脱离示例的教导的情况下，在此描述的示例中提及的第一构件、第一组件、第一区域、第一层或第一部分也可被称作第二构件、第二组件、第二区域、第二层或第二部分。
为了易于描述，在此可使用诸如“上方”、“上面”、“下方”和“下面”的空间相对术语来描述如附图中所示的一个元件与另一元件的关系。这样的空间相对术语意在除了包括附图中描绘的方位之外还包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为相对于另一元件在“上方”或“上面”的元件随后将相对于另一元件在“下方”或“下面”。因此，术语“上方”根据装置的空间方位包括“上方”和“下方”两种方位。装置还可以以其他方式被定位(例如，旋转90度或者处于其他方位)，并且将相应地解释在此使用的空间相对术语。
在此使用的术语仅是为了描述各种示例，并且将不用于限制本公开。除非上下文另外清楚指出，否则单数形式也意图包括复数形式。术语“包含”、“包括”和“具有”列举存在所陈述的特征、数量、操作、构件、元件和/或它们的组合，但不排除存在或附加一个或更多个其他特征、数量、操作、构件、元件和/或它们的组合。
由于制造技术和/或公差，可能发生附图中所示的形状的改变。因此，在此描述的示例不限于附图中所示的特定形状，而是包括制造期间发生的形状的改变。
在此描述的示例的特征可按照如在理解本申请的公开内容之后将显而易见的各种方式进行组合。此外，尽管在此描述的示例具有多种构造，但如在理解本申请的公开内容后将是显而易见的其他构造是可行的。
如在此使用的诸如“第一导电类型”和“第二导电类型”的表述可指的是诸如N导电类型和P导电类型的相反的导电类型，并且在此描述的使用这样表述的示例也包括互补示例。例如，其中第一导电类型是N且第二导电类型是P的示例包括其中第一导电类型是P且第二导电类型是N的示例。
在此，注意的是，关于示例或实施例的术语“可”的使用(例如，关于示例或实施例可包括或实现什么)意味着存在包括或实现这样的特征的至少一个示例或实施例，而全部示例和实施例不限于此。
当一个元件被描述为“连接”、“结合”或“粘合”到另一元件时，应被解释为直接连接、结合或粘合到另一元件，但在它们之间也可能具有另一元件。
在下文中，将分别描述各个示例，但不排除可将任意一个示例的描述应用于其他示例。只要关系是兼容的，则可将任意一个示例的描述应用于其他示例。
本申请包括提供用于镀覆印刷电路板的方法和使用所述方法的印刷电路板的示例，所述方法包括形成能够确保高速信号传输和高散热特性的过孔。
用于镀覆印刷电路板的方法
图1是示出根据示例的镀覆印刷电路板的方法的流程图。图2至图5是示出根据示例的镀覆印刷电路板的方法的示图。
参照图1的示例，根据示例的镀覆印刷电路板的方法可包括放置基板10(在操作S110中)以及向基板10的两个表面施加脉冲电流(在操作S120中)。
在放置基板10的操作S110中，可设置基板10用于电镀。可在基板10中形成通孔13。随后，可通过镀覆在通孔13中形成过孔。
可将其中形成有通孔13的基板10放置为与镀液接触，以被镀覆。例如，可将基板10浸入包含镀液的镀槽中。
可将基板10设置为面对用于镀覆的电极。电极可引起与基板10的面朝电极的表面的电位差，并且可向基板10施加电流。例如，可将基板10设置在一对电极之间。因此，基板10的每个表面可面对电极。用于镀覆的种子层13a可形成在基板10的两个表面上以及还形成在通孔13的内壁上。
在向基板10的两个表面施加脉冲电流的操作S120中，可将电流施加到基板10的一个表面10a和另一表面10b，以执行电镀。在该操作S120中，可向基板10施加脉冲电流。例如，在该示例中，可通过周期性脉冲反向(PPR，periodic pulse reverse)方法向基板10施加电流。也就是说，在镀覆工艺中，电极相对于基板10可形成反向电流以及正向电流。
具体地，根据该示例的镀覆方法可包括向基板10的两个表面至少施加一次相反极性的脉冲电流的工艺。例如，当向基板10的一个表面10a施加第一脉冲电流并且向基板10的另一表面10b施加第二脉冲电流时，第一脉冲电流和第二脉冲电流可具有不同的极性。具体地，第一脉冲电流可具有包括用于施加反向电流的时段的第一周期C1，第二脉冲电流可具有包括用于施加正向电流的时段的第二周期C2，并且第二脉冲电流的用于施加正向电流的时段与第一脉冲电流的用于施加反向电流的时段在时间上重叠。
在该示例中，时间上重叠意味着两个目标时段存在持续预定时间。换言之，如果存在其中同时呈现两个时段的时间区域则可能是足够的，并且可因此设置每个时段的时间长度、起点和终点等，而没有任何限制。
在一个示例中，第一脉冲电流的第一周期C1和第二脉冲电流的第二周期C2可具有重复的时段。另一方面，周期可以以一个周期结束。第一周期C1和第二周期C2具有相同的时段也可以是合适的，但示例不限于第一周期C1和第二周期C2具有相同的时段的示例。例如，在另一示例中，周期还可具有彼此不同的时段。
根据该示例的镀覆方法可包括向基板10的两个表面至少施加一次脉冲正向电流的工艺。例如，第一脉冲电流和第二脉冲电流可在特定的时间段期间具有相同的极性以在基板10的两个表面上进行镀覆。具体地，第一脉冲电流的第一周期C1还可包括用于施加正向电流的时段，并且第二脉冲电流的第二周期C2可与指定施加正向电流的时段在时间上重叠。
参照图2和图3的示例，可相应地设置面朝基板10的一个表面10a的第一电极。第一电极可与基板10的一个表面10a形成电位差，以施加第一脉冲电流。这里，在第一脉冲电流的第一周期C1中可形成如图2和图3的示例中所示的用于施加反向电流的1-1时段以及如图2和图3的示例中所示的用于施加正向电流的1-2时段。
可相应地设置面朝基板10的另一表面10b的第二电极。第二电极可与基板10的另一表面10b形成电位差，以施加第二脉冲电流。这里，在第二脉冲电流的第二周期C2中可形成用于施加具有高电流密度的正向电流的2-1时段以及用于施加具有比2-1时段的电流密度低的电流密度的正向电流的2-2时段。这里，高电流密度为相对概念的描述，即，2-1时段的正向电流的电流密度高于2-2时段的正向电流的电流密度。
参照图2的示例，第一周期的1-1时段和第二周期的2-1时段可在时间上重叠，以向基板10的两个表面施加相反极性的脉冲。换言之，可通过第一脉冲电流向基板10的一个表面10a施加反向电流。在预定时间段期间，可通过第二脉冲电流向基板10的另一表面10b施加正向电流。
在基板10的被施加正向电流的另一表面10b上可产生镀覆，而在基板10的被施加反向电流的一个表面10a上可分解镀覆。可向基板10的一个表面10a施加反向电流，以使得镀覆添加剂(诸如，镀覆促进剂2和镀覆抑制剂4)与基板10的一个表面10a分离。因此，镀覆促进剂2和镀覆抑制剂4还可与通孔13的内壁分离。
相比之下，因为面对基板10的一个表面10a的第一电极可变成阴极并且面对基板10的另一表面10b的第二电极可变成阳极，所以镀液中的阳离子6(诸如，金属离子)可朝向第一电极运动。因此，在基板10的通孔13中也可形成阳离子6朝向第一电极的流动。
在这样的示例中，可调节第一脉冲电流的反向电流的值和第二脉冲电流的正向电流的值，以控制基板10的一个表面10a上的镀覆分解、镀覆添加剂的分离和/或通孔13中的阳离子6(诸如，金属离子)的流动。在该示例中，第一脉冲电流的反向电流和第二脉冲电流的正向电流可被设置为分别相对于基板10的被施加反向电流和正向电流的表面具有近似的电流值。因此，第一脉冲电流的反向电流和第二脉冲电流的正向电流可被设置为具有相反的极性，但具有近似的电流值。第一脉冲电流的值和第二脉冲电流的值还可被设置为与当向基板10的两个表面施加正向电流时的值(例如，1-2时段和2-2时段期间出现的值)相比具有较高的电流值。
参照图3的示例，第一周期C1的1-2时段和第二周期C2的2-2时段可在时间上重叠，以向基板10的两个表面施加相同极性的正向电流脉冲。换言之，可通过施加第一脉冲电流和第二脉冲电流而在预定时间内同时向基板10的两个表面施加正向电流。
可在基板10的被施加正向电流的两个表面上产生镀覆。具体地，当在向基板10的两个表面施加相反极性的脉冲电流之后向基板10的两个表面施加正向电流时，可通过填充工艺从通孔13的中部到端部形成镀覆。具体地，如上所述，当将相反极性的脉冲电流施加在基板10的两个表面上时，镀覆促进剂2和镀覆抑制剂4可与通孔13的内壁和基板10的被施加反向电流的表面分离。当将脉冲正向电流施加到基板10的两个表面时，镀覆促进剂2的密度可集中在通孔13的中部，使得可通过填充从通孔13的中部到端部形成镀覆。
包括在镀液中的镀覆促进剂2是已知的，以在特定区域/部分中加快镀速。镀液除了镀覆促进剂2之外还可包括镀覆抑制剂4。例如，镀覆抑制剂4的浓度越低，镀覆促进剂2到基板10的吸附变得越容易并且镀覆促进剂2的效果越显著。
镀液可包括镀覆促进剂2和镀覆抑制剂4。镀覆抑制剂4的分子量可大于镀覆促进剂2的分子量。例如，镀覆促进剂2可以是包括二硫键(-S-S)或巯基(-SH)的有机材料，例如，双(磺丙基)二硫化物(SPS，bis(sodiumsulfopropyl)disulfide)、巯基丙烷磺酸钠(MPS，mercaptopropylsulfonic acid)、3N,N-二甲基二硫代甲酰胺丙烷磺酸钠(DPS，3-N,N-Dimethylaminodithiocarbamoyl-1-propanesulfonic acid)、3-S-异硫脲丙基磺酸盐(UPS，3-S-isothiuronium propyl sulfonate)、3-(苯并噻唑基-2-巯基)-丙烷磺酸钠盐(ZPS，3-(benzothiazolyl-2-mercapto)-propyl-sulfonic acid sodium salt)等。镀覆抑制剂4可以是有机材料，例如，包括聚醚类聚合物材料并且具有包含氮原子的官能团的有机材料。然而，这些仅是示例材料，并且在其他示例中可使用具有适当性质的可选材料。因此，通过做出对材料的这种选择，镀覆抑制剂4在作为聚合物存在时可具有比镀覆促进剂2的分子量大的分子量。
如图3的示例中所示，当在向基板10的两个表面施加相反极性的电流之后向基板10的两个表面施加正向电流时，镀覆添加剂(诸如，镀覆促进剂2和镀覆抑制剂4)可吸附到基板10。然而，与基板10的表面相比，镀液的流动可能在基板10的通孔13中受到干扰。结果，与发生在通孔13的内部上的流动相比，在基板10的表面上可发生相对快的流速，镀覆抑制剂4可被迅速吸附，因此镀覆促进剂2在不同位置上的作用可能相对较小。相比之下，在具有较慢流速的通孔13中，镀覆抑制剂4的再吸附过程可能延迟，而具有较小分子量或较小尺寸的镀覆促进剂2的吸附可被相对促进。因此，在通孔13中镀覆促进剂2的密度可增加，这进一步增加了镀覆的加速效果，以使镀覆生长集中在通孔13的内部。在这样的示例中，因为在基板10的表面上镀覆抑制剂4的密度增加，所以基板10的表面上的镀覆可由于由镀覆抑制剂4引起的抑制作用而最小化。
根据该示例的镀覆方法可包括在基板10的另一表面10b上施加反向电流以及在基板10的一个表面10a上施加与反向电流在时间上重叠的正向电流，以均匀地镀覆基板10的两个表面。也就是说，可通过使用上述镀覆工艺同时颠倒基板10的表面来对称地执行镀覆工艺。具体地，第二脉冲电流的第二周期C2可包括用于施加反向电流的时段。第一脉冲电流的第一周期C1可包括与第二脉冲电流的用于施加反向电流的时段重叠并且用于施加正向电流的时段。第一脉冲电流的第一周期C1和第二脉冲电流的第二周期C2均可包括用于施加正向电流的时段。因此，用于施加正向电流的时段可在时间上重叠。
参照图4和图5的示例，在第一周期中还可形成用于施加具有比1-2时段的电流密度大的高电流密度的正向电流的1-3时段以及用于施加具有比1-3时段的电流密度小的电流密度的正向电流的1-4时段。此外，在第二周期中还可形成用于施加反向电流的2-3时段以及用于施加具有比2-1时段的电流密度小的电流密度的正向电流的2-4时段。例如，第一周期的1-3时段和第二周期的2-3时段可在时间上重叠，以向基板10的两个表面施加相反极性的脉冲。在该示例中，出现在基板10的一个表面10a和另一表面10b上的现象可显示与参照图2和图3的示例描述的现象相反的方向。换言之，在图2和图3中出现在基板10的一个表面10a上的现象在图4和图5的示例中可出现在基板10的另一表面10b上，并且在图2和图3的示例中出现在基板10的另一表面10b上的现象在图4和图5的示例中可出现在基板10的一个表面10a上。然而，无论所涉及的方向性如何，在通孔13中镀覆促进剂2的密度都可增加，镀覆的促进效果都可增强，并且镀覆生长可集中地发生在通孔13中。
因此，当将分别具有图2至图5的示例中示出的第一周期C1和第二周期C2的第一脉冲电流和第二脉冲电流施加到基板10的两个表面时，在基板的两个表面上可对称地形成均匀的镀覆，并且通孔13的内部可用镀覆材料从其中部填充到其两端。在这样的示例中，在厚度的生长期间可持续抑制基板10的两个表面的镀覆，从而可防止通孔13在其用镀覆填充的过程中生长得太厚。
在该示例中，第一周期C1和第二周期C2中的对应时段在时间上重叠，但示例不限于满足这种条件。例如，如果第一周期C1和第二周期C2中的对应时段在特定时间段内重叠则可能就足够了，每个时段的时间长度、起点和终点等也可因此而被设置为不同。
印刷电路板
图6是示出根据示例的印刷电路板的示图。
参照图6，根据示例的印刷电路板可包括基板110和过孔V，其中，过孔V可包括第一镀层120和第二镀层130。
基板110可以是形成有电路的印刷电路板110的一部分，并且可另外包括使电路图案电绝缘的绝缘层。通孔113可形成在基板110中，以形成过孔V，过孔V连接基板110的两个表面上的电路图案。
参照图6的示例，该示例的基板110可利用其中不设置有电路层的绝缘材料112形成。例如，基板110可利用厚度为0.3mm或更大的厚芯绝缘材料形成。在图6的示例中，直径为150μm或更大的通孔113可通过机械工艺(诸如钻孔工艺)来形成。
过孔V作为电路的一部分可以是连接形成在基板110的两个表面上的电路图案的部分。过孔V可利用导电材料制成，并且可包括诸如铜的金属，但过孔V也可利用其他合适的材料制成。过孔V可具有如下结构：该结构填充形成在基板110中的通孔113并且还延伸到基板110的两个表面。
过孔V可包括第一镀层120和第二镀层130。第一镀层120可形成在通孔113中，并且可具有形成在基板110的表面中的凹槽121。例如，第一镀层120的两端也可延伸到基板110的两个表面，而凹槽121可形成在第一镀层120的两端处。此外，凹槽121的底部可形成为低于基板110的表面110a和110b。
图7是示出根据示例的印刷电路板的第一镀层的示图。图7示出了在形成第二镀层130之前形成第一镀层120的示例的情况。
参照图6和图7的示例，第一镀层120可形成为无间隙地填充通孔113的除了通孔113的两端的一部分之外的内部。第一镀层120的端部可沿着通孔113的内壁延伸越过基板110的表面。也就是说，第一镀层120可延伸到过孔V的大部分。
在这样的示例中，种子层113a可形成在通孔113的内壁上，并且第一镀层120可以是形成在种子层113a上的电镀层。如上述镀覆方法中所述，种子层113a可形成在基板110的表面和通孔113上以用于电镀。通过使用上述镀覆方法，第一镀层120可形成为从通孔113的中部延伸至端部的电镀层。
第二镀层130可形成在第一镀层120上且填充在凹槽121中，并且也可延伸到基板110上。例如，第二镀层130可通过在形成第一镀层120之后执行另外的镀覆而形成在第一镀层120上，并且凹槽121可用第二镀层130来填充。
参照图6和图7的示例，第二镀层130可填充通孔113的在用第一镀层120填充之后剩余的端部并且延伸至过孔V的焊盘，以均匀地形成在第一镀层120上。也就是说，第二镀层130可以以盲型过孔的形式形成在具有凹槽121的第一镀层120上，从而成为一体化过孔V。
连接至过孔V的电路图案可形成在基板110上。第一镀层120中的凹槽121的深度d可以为150μm或更小，并且电路图案的厚度可以为30μm或更小，因为该实施例中的电路图案的厚度可近似于过孔V的焊盘的厚度，所以电路图案的厚度可由过孔V的焊盘的厚度t表示。因此，在如图7的示例中所示形成第一镀层120之后，通过单个镀覆工艺可适当地填充深度为150μm或更小的凹槽121并且可形成厚度为30μm或更小的微电路图案。第二镀层130可通过用于形成电路图案的镀覆工艺来形成。
基板110的表面上的第一镀层120的厚度可大于第二镀层130的厚度。例如，可通过调节当通过上述镀覆方法在通孔113中生长镀层时发生的电流条件等来调节形成在基板110上的第一镀层120的厚度。
该示例的第一镀层120可通过上述镀覆方法形成为包括具有不同晶粒尺寸的区域。具体地，第一镀层120在凹槽121的底部的区域126处的晶粒尺寸可大于第一镀层120在通孔113的中央的区域122和124处的晶粒尺寸。
图8至图10是示出根据示例的印刷电路板的过孔V的照片。图9示出了图8的示例中的在形成第二镀层130之前形成第一镀层120的情况。图10是图9的示例中所示的第一镀层120的放大图。
参照图8至图10的示例，第一镀层120可包括细晶粒区域122和124以及还包括粗晶粒区域126(这里，细晶粒区域和粗晶粒区域是相对概念的描述，即，细晶粒区域中的金属颗粒比粗晶粒区域中的金属颗粒小)。晶粒团簇可以是从单个晶核生长的晶格的聚集体。可通过使用显微镜或类似的放大装置以这种颗粒的形式识别金属或合金的截面。因为晶粒的尺寸明显彼此不同，所以第一镀层120可被划分为两个区域。
细晶粒区域122和124可形成在通孔113的中央部分和通孔13的内壁处，并且还可具有在通孔113的中央部分处朝向通孔113的内壁延伸的形状。也就是说，通孔113的内壁附近的第一镀层120可主要是细晶粒区域122和124。在通孔113的中央附近，仅在基板的厚度方向上的中间部分中的第一镀层120可以是细晶粒区域122和124。
参照图9的示例，细晶粒区域122和124可具有沿着通孔113的内壁延伸到基板110的表面的结构。
粗晶粒区域126可形成为使得金属颗粒比细晶粒区域122和124中的金属颗粒大。粗晶粒区域126还可形成在凹槽121下方。粗晶粒区域126还可被细晶粒区域122和124围绕。
该示例的细晶粒区域可被划分为两个区域122和124，其中，晶粒的尺寸被再次划分。
参照图10的示例，细晶粒区域可被划分为包括细晶粒区域122和位于第一镀层120的端部处的细晶粒区域124的2个区域。具体地，细晶粒区域可包括第一细晶粒区域122和第二细晶粒区域124，第一细晶粒区域122在通孔113的中央部分中朝向内壁延伸，第二细晶粒区域124位于细晶粒区域122与粗晶粒区域126之间并且沿着通孔113的内壁朝向基板110的表面延伸。在这样的示例中，第二细晶粒区域124的金属颗粒可形成为比第一细晶粒区域122的金属颗粒小。可选地，细晶粒区域的大部分可形成为第一细晶粒区域122。此外，具有较小颗粒尺寸的第二细晶粒区域124可在与粗晶粒区域126接触的细晶粒区域的边界附近形成。
图11是示出根据示例的印刷电路板的示图。
根据该示例的印刷电路板与上述示例的不同之处可在于：其中形成有通孔213的基板210的结构。也就是说，种子层213a、第一镀层220、第二镀层230和其它相关元件可与上述示例类似。然而，为了简洁起见，将不重复它们的多余之处的描述。
参照图11的示例，根据该示例的基板210可包括形成有多个电路层的积层。例如，积层可具有多个绝缘层212，使得多个绝缘层212依次层压并且在绝缘层212之间形成有内部电路图案214。
图12是示出根据示例的印刷电路板的示图。
根据该示例的印刷电路板与上述示例的不同之处可在于：在基板310上形成有铜箔层316。也就是说，种子层313a、第一镀层320、第二镀层330等可与上述示例类似。
参照图12，该示例的基板310可使用在绝缘材料的两个表面上具有铜箔的覆铜层压板形成。覆铜层压板的绝缘材料可成为基板310。覆铜层压板的铜箔可保留为铜箔层316，以形成电路图案或过孔V的一部分。
具体地，铜箔层316可形成在基板310上，并且第一镀层320的种子层313a可形成在铜箔层316上。因此，第一镀层320的种子层313a可具有形成在通孔313的内壁和铜箔层316上的结构。此外，第一镀层320可如上述示例中那样形成在种子层313a上。
图13是示出根据示例的印刷电路板的示图。
根据该示例的印刷电路板与上述示例(图12的示例)不同之处可在于：其中形成有通孔413的基板410的结构。因此，种子层413a、铜箔层416、第一镀层420、第二镀层430和其他元件可以与先前示例的那些元件类似。
参照图13的示例，根据该示例的基板410可包括具有多个绝缘层412的积层。多个绝缘层412可依次层压，并且在绝缘层412之间可形成有内部电路图案414。
图14是示出根据示例的印刷电路板的示图，图15是示出根据示例的印刷电路板的示图。
图14和图15的这些示例示出了第一镀层120的凹槽121的变型示例。在上述示例中，第一镀层120的凹槽121具有与其中形成有普通的盲型过孔的凹槽类似的结构，但凹槽121的形状可不限于这种结构，在其他示例中，凹槽121具有其他合适的形状。
参照图14的示例，第一镀层120'中的凹槽121'的侧壁可形成为具有非常陡峭的形状A1，从而基本上垂直于凹槽121'的底部。
参照图15的示例，第一镀层120”的凹槽121”可形成为尖头结构A2，从而基本上可不形成凹槽121”的底部。例如，凹槽121”可具有如下结构：可在内部填充的第二镀层130具有倒圆锥形结构并且随着其内径向下变窄会聚到一点。
虽然本公开包括具体示例，但在理解本申请的公开内容之后将显而易见的是，在不脱离权利要求及其等同物的精神及范围的情况下，可在这些示例中作出形式和细节上的各种改变。在此描述的示例将仅被理解为描述性意义，而非出于限制的目的。在每个示例中的特征或方面的描述将被认为可适用于其他示例中的类似的特征或方面。如果以不同的顺序执行描述的技术，和/或如果以不同的方式组合所描述的系统、架构、装置或电路中的组件，和/或通过其他组件或它们的等同物替换或添加所描述的系统、架构、装置或电路中的组件，则可获得合适的结果。因此，本公开的范围不由具体实施方式限定，而是由权利要求及其等同物限定，并且在权利要求及其等同物的范围之内的全部变化将被解释为包括在本公开中。

Claims (20)

1.一种用于镀覆印刷电路板的方法，所述方法包括：
将包括通孔的基板放置为与镀液接触，并且将所述基板设置为面对电极；以及
向所述基板的每个表面施加脉冲电流以从所述通孔的中部到端部镀覆，向所述基板的每个表面施加脉冲电流包括向所述基板的两个表面至少施加一次相反极性的脉冲电流以及向所述基板的两个表面至少施加一次脉冲正向电流。
2.根据权利要求1所述的方法，其中，施加到所述基板的一个表面的第一脉冲电流具有第一周期，所述第一周期包括用于施加反向电流的时段，并且
施加到所述基板的另一表面的第二脉冲电流具有第二周期，所述第二周期包括与所述第一脉冲电流的用于施加所述反向电流的时段在时间上重叠并且用于施加正向电流的时段。
3.根据权利要求2所述的方法，其中，在所述第一周期期间出现用于施加反向电流的1-1时段和用于施加正向电流的1-2时段，并且
在所述第二周期期间出现用于施加具有预定电流密度的正向电流的2-1时段以及用于施加具有比所述2-1时段的电流密度低的电流密度的正向电流的2-2时段，
其中，所述第一周期的所述1-1时段和所述第二周期的所述2-1时段在时间上重叠。
4.根据权利要求3所述的方法，其中，在所述第一周期中还出现用于施加具有比所述1-2时段的电流密度高的电流密度的正向电流的1-3时段以及用于施加具有比所述1-3时段的电流密度低的电流密度的正向电流的1-4时段，并且
在所述第二周期期间还出现用于施加反向电流的2-3时段以及用于施加具有比所述2-1时段的电流密度低的电流密度的正向电流的2-4时段，
其中，所述第一周期的所述1-3时段和所述第二周期的所述2-3时段在时间上重叠。
5.根据权利要求1所述的方法，其中，所述镀液包括镀覆促进剂和镀覆抑制剂，并且所述镀覆抑制剂的分子量大于所述镀覆促进剂的分子量，
当将相反极性的所述脉冲电流施加到所述基板的两个表面时，所述镀覆促进剂和所述镀覆抑制剂与所述通孔的内壁和所述基板的被施加反向电流的表面分离，并且
当将所述脉冲正向电流施加到所述基板的两个表面时，所述镀覆促进剂集中在所述通孔的中央部分处。
6.一种印刷电路板，包括：
基板，在所述基板中形成有通孔；以及
过孔，填充所述通孔并且延伸到所述基板的两个表面，
其中，所述过孔包括：
第一镀层，形成在所述通孔中，延伸到所述基板的两个表面，并且具有凹槽，所述凹槽在所述第一镀层的两端处形成在所述基板的表面中；以及
第二镀层，填充所述凹槽，形成在所述第一镀层上，并且延伸到所述基板上，
其中，所述第一镀层在设置在所述凹槽的下部处的区域处的晶粒尺寸比所述第一镀层在设置在所述通孔的中央部分处的区域处的晶粒尺寸大。
7.根据权利要求6所述的印刷电路板，其中，所述第一镀层包括：
细晶粒区域，在所述通孔的中央处延伸到内壁；以及
粗晶粒区域，形成在所述凹槽的底部部分处并且被所述细晶粒区域围绕，
其中，所述粗晶粒区域的金属颗粒比所述细晶粒区域的金属颗粒大。
8.根据权利要求7所述的印刷电路板，其中，所述细晶粒区域沿着所述通孔的所述内壁延伸到所述基板的表面。
9.根据权利要求8所述的印刷电路板，其中，所述细晶粒区域包括：
第一细晶粒区域，在所述通孔的中央处朝向所述内壁延伸；以及
第二细晶粒区域，设置在所述第一细晶粒区域与所述粗晶粒区域之间，并且沿着所述通孔的所述内壁朝向所述基板的表面延伸，
其中，所述第二细晶粒区域的金属颗粒比所述第一细晶粒区域的金属颗粒小。
10.根据权利要求6所述的印刷电路板，其中，所述第一镀层中的所述凹槽的深度为150μm或更小，并且在所述基板上形成有连接到所述过孔的电路图案，所述电路图案具有30μm或更小的厚度。
11.根据权利要求6所述的印刷电路板，所述印刷电路板还包括种子层，所述种子层位于所述通孔的内壁上和所述基板的表面上，其中，所述第一镀层是形成在所述种子层上的电镀层。
12.根据权利要求6所述的印刷电路板，所述印刷电路板还包括铜箔层和种子层，所述铜箔层位于所述基板上，所述种子层位于所述通孔的内壁上和所述铜箔层上，其中，所述第一镀层是形成在所述种子层上的电镀层。
13.根据权利要求6所述的印刷电路板，其中，所述基板利用绝缘材料制成，而没有电路层位于所述基板中。
14.根据权利要求6所述的印刷电路板，其中，所述基板包括积层，所述积层具有形成在所述积层中的多个电路层。
15.根据权利要求6所述的印刷电路板，其中，在所述基板的表面上，所述第一镀层的厚度比所述第二镀层的厚度大。
16.一种印刷电路板，包括：
基板，在所述基板中形成有通孔，其中，过孔填充所述通孔并且延伸到所述基板的两个表面，
其中，所述过孔包括：
第一镀层，形成在所述通孔中；以及
第二镀层，形成在所述第一镀层上，
其中，所述第一镀层具有细晶粒区域和粗晶粒区域，其中，所述粗晶粒区域的金属颗粒比所述细晶粒区域的金属颗粒大。
17.根据权利要求16所述的印刷电路板，其中，所述第一镀层延伸到所述基板的两个表面上并且具有凹槽，所述凹槽在所述第一镀层的两端处形成在所述基板的表面中。
18.根据权利要求16所述的印刷电路板，其中，所述第二镀层填充所述凹槽并且延伸到所述基板上。
19.根据权利要求16所述的印刷电路板，其中，所述细晶粒区域沿着所述通孔的内壁延伸到所述基板的表面。
20.根据权利要求16所述的印刷电路板，其中，所述细晶粒区域包括：
第一细晶粒区域，在所述通孔的中央处朝向内壁延伸；以及
第二细晶粒区域，设置在所述第一细晶粒区域与所述粗晶粒区域之间，并且沿着所述通孔的所述内壁朝向所述基板的表面延伸，
其中，所述第二细晶粒区域的金属颗粒比所述第一细晶粒区域的金属颗粒小。
CN201911362598.8A 2019-06-25 2019-12-26 用于镀覆印刷电路板的方法及使用所述方法的印刷电路板 Pending CN112135413A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0075748 2019-06-25
KR1020190075748A KR20210000514A (ko) 2019-06-25 2019-06-25 인쇄회로기판 도금 방법 및 인쇄회로기판

Publications (1)

Publication Number Publication Date
CN112135413A true CN112135413A (zh) 2020-12-25

Family

ID=73849946

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911362598.8A Pending CN112135413A (zh) 2019-06-25 2019-12-26 用于镀覆印刷电路板的方法及使用所述方法的印刷电路板

Country Status (4)

Country Link
US (2) US11096291B2 (zh)
JP (2) JP7294588B2 (zh)
KR (1) KR20210000514A (zh)
CN (1) CN112135413A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101053286A (zh) * 2004-09-20 2007-10-10 德国艾托科技公司 用金属填充通孔，尤其用铜填充印刷电路板的通孔的电化方法
CN103492617A (zh) * 2011-01-26 2014-01-01 恩索恩公司 填充微电子器件中的孔的方法
US20150156888A1 (en) * 2013-11-29 2015-06-04 Ibiden Co., Ltd. Method for manufacturing printed wiring board
US20180010258A1 (en) * 2014-12-05 2018-01-11 Atotech Deutschland Gmbh Method and apparatus for electroplating a metal onto a substrate

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4226994B2 (ja) * 2003-11-11 2009-02-18 株式会社荏原製作所 微細回路配線の形成方法並びにこれに用いるめっき液およびめっき装置
JP4857317B2 (ja) 2008-02-26 2012-01-18 新光電気工業株式会社 スルーホールの充填方法
EP2518187A1 (en) 2011-04-26 2012-10-31 Atotech Deutschland GmbH Aqueous acidic bath for electrolytic deposition of copper
EP2803756A1 (en) * 2013-05-13 2014-11-19 Atotech Deutschland GmbH Method for depositing thick copper layers onto sintered materials
JP2015029027A (ja) * 2013-07-31 2015-02-12 イビデン株式会社 プリント配線板
CN103361694A (zh) * 2013-08-08 2013-10-23 上海新阳半导体材料股份有限公司 一种用于3d铜互连高深宽比硅通孔技术微孔电镀填铜方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101053286A (zh) * 2004-09-20 2007-10-10 德国艾托科技公司 用金属填充通孔，尤其用铜填充印刷电路板的通孔的电化方法
CN103492617A (zh) * 2011-01-26 2014-01-01 恩索恩公司 填充微电子器件中的孔的方法
US20150156888A1 (en) * 2013-11-29 2015-06-04 Ibiden Co., Ltd. Method for manufacturing printed wiring board
US20180010258A1 (en) * 2014-12-05 2018-01-11 Atotech Deutschland Gmbh Method and apparatus for electroplating a metal onto a substrate

Also Published As

Publication number Publication date
JP2021004413A (ja) 2021-01-14
KR20210000514A (ko) 2021-01-05
US20210329794A1 (en) 2021-10-21
US20200413548A1 (en) 2020-12-31
US11096291B2 (en) 2021-08-17
JP7294588B2 (ja) 2023-06-20
JP2022016525A (ja) 2022-01-21

Similar Documents

Publication Publication Date Title
US6924224B2 (en) Method of forming filled blind vias
EP3439441B1 (en) Method for failure-free copper filling of a hole in a component carrier
US20150034378A1 (en) Printed wiring board
US20090120660A1 (en) Electrical member and method of manufacturing a printed circuit board using the same
US8215011B2 (en) Method of manufacturing a printed circuit board
CN111463185A (zh) 纳米双晶结构
US20090233461A1 (en) Method of Manufacturing a Printed Circuit Board
KR20010033089A (ko) 피변조 전계를 이용한 작은 홈 내의 금속 전착
KR20100070161A (ko) 인쇄회로기판 및 그 제조방법
CN101026929A (zh) 具有内部导通孔的印刷电路板及其制造方法
JP2016213296A (ja) プリント配線板
TWM600477U (zh) 具有用額外鍍覆結構和橋結構填充的通孔的部件承載件
US11096291B2 (en) Method for plating printed circuit board and printed circuit board using the same
US8601683B2 (en) Method for electrical interconnection between printed wiring board layers using through holes with solid core conductive material
US20230035496A1 (en) Component Carrier Having Dielectric Layer With Conductively Filled Through Holes Tapering in Opposite Directions
US10827615B1 (en) Printed circuit board
US20050103524A1 (en) Double sided wired circuit board
JPS5922393A (ja) プリント配線板およびその製造方法
CN105191512B (zh) 印刷电路板及其制造方法
KR101055559B1 (ko) 피막을 갖는 인쇄회로기판 및 그 제조방법
CN112135440A (zh) 用于制造印刷电路板的方法及印刷电路板
KR102178158B1 (ko) 관통공이 매립된 Si 기판의 제조방법
US20200006135A1 (en) Method and Plater Arrangement for Failure-Free Copper Filling of a Hole in a Component Carrier
JPH09115961A (ja) 銅被覆ポリイミド基板を用いた電子回路部品素材の製造方法
JP2001237511A (ja) めっきバンプ付き基板およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination