CN112115084A - 一种基于fpga差分接口的高速数据传输方法与装置 - Google Patents

一种基于fpga差分接口的高速数据传输方法与装置 Download PDF

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Abstract

本发明公开了一种基于FPGA差分接口的高速数据传输方法与装置，所述装置通过FPGA内部资源和外部的硬件差分接口实现，包括BRAM数据缓存模块、下行数据位转换模块、训练码/数据控制模块、高速并串转换模块、下行高速数据传输差分接口、上行高速数据传输差分接口、高速串并转换模块、同步对码模块和上行数据位转换模块。本发明不需要复杂的外围电路及高速通信协议设计，应用于弹载数据记录系统，实现弹上导引头实时传输速率不小于600Mbps的高速数据传输，具有设计方法简单，数据传输可靠性高，误码率低，通用性高的特点。

Description

一种基于FPGA差分接口的高速数据传输方法与装置
技术领域
本发明涉及数据传输技术领域，具体地指一种基于FPGA差分接口的高速数据传输方法与装置。
背景技术
高速数据传输技术在通信、航天、雷达等多领域中广泛应用，随着通信技术、图像采集等技术的发展，对数据传输系统的要求越来越高，因此实现方便可靠的数据传输与控制，是当前研究的热点。
如图1所示是现有基于FPGA的高速数据传输的一种实现方法，该方法采用FPGA IP核和专用物理芯片的高速数据传输实现，该方法中高速数据传输的MAC控制器采用FPGA内部IP核，能够实现FPGA接口与物理层收发器的无缝连接，该方法需要耗费FPGA内部IP核资源及硬件通信电路实现。
如图2所示是现有基于FPGA的高速数据传输的另一种实现方法，该方法采用总线数据操作接口和专用高速数据传输的MAC控制器和物理层收发协议芯片实现，该方法中高速数据传输MAC控制器采用专用芯片，使高速传输的MAC层和物理层开发趋于简化，但需要通过标准总线控制，而且同样需要外围通信电路实现。
现有技术中的高速数据传输方法趋于复杂，适用于常规的通信及数据传输系统，但在弹载武器系统数据传输上，传输速率为中高速数据传输，且因特殊的工作环境，对产品要求较高，庞杂的电路设计以及复杂的通信协议在一定情况下不适用。
发明内容
本发明的目的在于克服现有技术的不足，提供一种基于FPGA差分接口的高速数据传输方法，不需要庞杂的电路设计以及复杂的通信协议，实现弹上导引头实时传输速率不小于600Mbps的高速数据传输。
为实现上述目的，本发明所设计的一种基于FPGA差分接口的高速数据传输方法，其特殊之处在于，所述方法分为上行数据传输和下行数据传输，其中，所述下行数据传输的步骤为：
a1)从FPGA内部IP核中读取32位并行数据，并转换为四路8位并行数据；
a2)在四路8位并行数据前面增加指定周期的训练码，再将四路8位并行数据转换为四路串行数据；
a3)将四路串行数据发送至行高速数据传输差分接口对外输出；
所述上行数据传输的步骤为：
b1)通过上行数据高速传输差分接口接收上行数据，对上行高速数据传输差分接口输入的数据信号延时；
b2)将接收的串行数据转换为四路8位并行数据；
b3)将四路8位并行数据通过自动训练算法对齐；
b4)将对齐后的并行数据发送至FPGA内部IP核缓存。
优选地，所述步骤a2)中发送四路8位并行数据前先发送50000个周期训练码0x2C，之后开始发送数据。发送指定周期训练码的作用是为了实现发送数据端与接收数据端实现接数据传输源接口同步，即发送50000个0x2C后，在此期间接收端如果收到数据始终为0x2C，则认为训练对码成功，可以传输数据。
优选地，所述步骤b1)中的数据信号延时通过FPGA内部ISERDES/IODELAY实现32抽头的循环延时补偿功能。
优选地，所述步骤b3)中采用数据位偏移的自动训练算法对并行数据实现对齐，训练同步码0x2C。在串行数据传输过程中，在每一个位移时钟脉冲到来时，让输出的数据左移1位，在输出数据为0x2C时，认为同步对码成功，停止移位，该过程是实现并行化数据对齐的关键。
本发明还提出一种基于FPGA差分接口的高速数据传输装置，其特殊之处在于，包括BRAM数据缓存模块、下行数据位转换模块、训练码/数据控制模块、高速并串转换模块、下行高速数据传输差分接口、上行高速数据传输差分接口、高速串并转换模块、同步对码模块、上行数据位转换模块；
所述BRAM数据缓存模块为FPGA内部IP核，用于缓存数据；
所述下行数据位转换模块用于把32位并行数据转换为四路8位并行数据；
所述训练码/数据控制模块用于在四路8位并行数据前增加训练码；
所述高速并串转换模块用于将四路8位并行数据转换为四路串行数据；
所述下行高速数据传输差分接口用于将四路串行数据输出；
所述上行高速数据传输差分接口用于将接收的32位串行数据发送至高速串并转换模块
所述高速串并转换模块用于对数据进行延时，将32位串行数据转换为四路8位并行数据；
所述同步对码模块将四路8位并行数据通过自动训练算法对齐，将正确的数据发送至上行数据位转换模块中；
所述上行数据位转换模块用于将四路8位并行数转换为32位并行数据发送至BRAM数据缓存模块中缓存。
进一步地，所述下行高速数据传输差分接口、上行高速数据传输差分接口为连接FPGA芯片差分管脚的外部硬件电路。
更进一步地，所述高速并串转换模块通过FPGA内部OSERDES原语实现，把四路8位并行数据转换为四路串行数据发送至行高速数据传输差分接口。
更进一步地，所述高速串并转换模块，通过FPGA内部ISERDES/IODELAY原语实现，其中IODELAY实现32抽头的循环延时补偿功能，对上行高速数据传输差分接口输入的数据信号延时；ISERDES把输入的串行数据转换为四路8位并行数据。
更进一步地，所述训练码/数据控制模块通过硬件逻辑编程语言实现，发送的训练码为0x2C。
更进一步地，所述同步对码模块采用自动训练算法，通过硬件逻辑编程代码实现，同步码0x2C。
本发明的有益效果在于：本发明基于FPGA差分接口的高速数据传输设计，以FPGA内部高速并串转换(OSERDES)模块、高速串并转换(ISERDES/IODELAY)模块为核心进行设计，通过下行数据位转换模块、训练码/数据控制模块、上行数据位转换模块和同步对码模块的逻辑设计，不需要复杂的外围电路及高速通信协议设计，实现了基于差分接口的高速数据传输，应用于弹载数据记录系统，实现弹上导引头实时传输速率不小于600Mbps的高速数据传输；设计方法简单，数据传输可靠性高，误码率低，具备较好的通用性。
附图说明
图1为现有基于FPGA的高速数据传输方法一结构框图；
图2为现有基于FPGA的高速数据传输方法二结构框图；
图3为本发明基于FPGA的差分接口高速数据传输装置结构框图；
图4为本发明高速数据传输方法的同步对码实现方式图。
图中：BRAM数据缓存模块—301，下行数据位转换模块—302，训练码/数据控制模块—303，高速并串转换模块—304，下行高速数据传输差分接口—305，上行高速数据传输差分接口—306，高速串并转换模块—307，同步对码模块—308，上行数据位转换模块—309。
具体实施方式
以下结合附图和具体实施例对本发明作进一步的详细描述，但本发明的实施方式不限于此。
如图3所示，本发明提出的一种基于FPGA差分接口的高速数据传输装置，包括BRAM数据缓存模块301、下行数据位转换模块302、训练码/数据控制模块303、高速并串转换模块304、下行高速数据传输差分接口305、上行高速数据传输差分接口306、高速串并转换模块307、同步对码模块308、上行数据位转换模块309。
其中，BRAM数据缓存模块301用于缓存数据；下行数据位转换模块302用于把32位并行数据转换为四路8位并行数据；训练码/数据控制模块303用于在四路8位并行数据前增加训练码；高速并串转换模块304用于将四路8位并行数据转换为四路串行数据；下行高速数据传输差分接口305用于将四路串行数据输出；上行高速数据传输差分接口306用于将接收的32位串行数据发送至高速串并转换模块307；高速串并转换模块307用于对数据进行延时，将32位串行数据转换为四路8位并行数据；同步对码模块308将四路8位并行数据通过自动训练算法对齐，将正确的数据发送至上行数据位转换模块309中；上行数据位转换模块309用于将四路8位并行数转换为32位并行数据发送至BRAM数据缓存模块301中缓存。
在本实施例中，DRAM数据缓存模块301为输入/输出端口为32位的FPGA内部IP核，发送的数据和接收的数据都缓存在该模块内。
在本实施例中，下行数据位转换模块302、上行数据位转换模块309、训练码/数据控制模块303、同步对码模块308为FPGA内部逻辑，通过硬件逻辑语言编程实现。
在本实施例中，高速并串转换模块304、高速串并转换模块307为FPGA内部逻辑资源，通过原语实现。高速并串转换模块304通过FPGA内部OSERDES原语实现，把四路8位并行数据转换为四路串行数据发送至行高速数据传输差分接口。高速串并转换模块307，通过FPGA内部ISERDES/IODELAY原语实现，其中IODELAY实现32抽头的循环延时补偿功能，对上行高速数据传输差分接口输入的数据信号延时；ISERDES把输入的串行数据转换为四路8位并行数据。
在本实施例中，下行高速数据传输差分接口305、上行高速数据传输差分接口306为连接FPGA芯片差分管脚的外部硬件电路。
如图4所示，在本实施例中，同步对码模块308通过自动训练算法，训练同步码为0x2C，经过7次数据位偏移将数据对齐后准确传输。串行数据传输过程中，使用Iserdes进行串并转换，由于并不知道字节的边界在哪里，所以使用使用移位寄存器对串转并的结果进行移位，同时检测转换的输出，输出数据为0x2C时，认为同步训练对码成功，数据对齐，停止移位。
本发明提出的一种基于FPGA差分接口的高速数据传输方法包括：上行数据传输和下行数据传输，其中，所述下行数据传输的步骤为：
a1)从FPGA内部IP核中读取32位并行数据，并转换为四路8位并行数据；
a2)在四路8位并行数据前面增加指定周期的训练码，再将四路8位并行数据转换为四路串行数据；
a3)将四路串行数据发送至行高速数据传输差分接口对外输出。
上行数据传输的步骤为：
b1)通过上行数据高速传输差分接口接收上行数据，对上行高速数据传输差分接口输入的数据信号延时；
b2)将接收的串行数据转换为四路8位并行数据；
b3)将四路8位并行数据通过自动训练算法对齐；在串行数据传输过程中，在每一个位移时钟脉冲到来时，让输出的数据左移1位，在输出数据为0x2C时，认为同步对码成功，停止移位，该过程是实现并行化数据对齐的关键。
b4)将对齐后的并行数据发送至FPGA内部IP核缓存。
在本实施例中，当要发送数据时，BRAM数据缓存模块301将32位并行数据发送至下行数据位转换模块302，下行数据位转换模块302把32位并行数据转换为四路8位并行数据；训练码/数据控制模块303在四路8位并行数据前增加训练码；发送指定周期训练码的作用是为了实现发送数据端与接收数据端实现接数据传输源接口同步。高速并串转换模块304将四路8位并行数据转换为四路串行数据发送至下行高速数据传输差分接口305；当要接收数据时，上行高速数据传输差分接口306将32位串行数据发送至高速串并转换(ISERDES/IODELAY)模块307，高速串并转换(ISERDES/IODELAY)模块307经过延时将32位串行数据转换为四路8位并行数据，发送至同步对码模块308，同步对码模块308将四路8位并行数据通过自动训练算法对齐，将正确的数据发送至上行数据位转换模块309中，上行数据位转换模块309将四路8位并行数转换为32位并行数据发送至BRAM数据缓存模块301。
本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。
最后需要说明的是，以上具体实施方式仅用以说明本专利技术方案而非限制，尽管参照较佳实施例对本专利进行了详细说明，本领域的普通技术人员应当理解，可以对本专利的技术方案进行修改或者等同替换，而不脱离本专利技术方案的精神和范围，其均应涵盖在本专利的权利要求范围当中。

Claims (10)

1.一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述方法分为上行数据传输和下行数据传输，其中，所述下行数据传输的步骤为：
a1)从FPGA内部IP核中读取32位并行数据，并转换为四路8位并行数据；
a2)在四路8位并行数据前面增加指定周期的训练码，再将四路8位并行数据转换为四路串行数据；
a3)将四路串行数据发送至行高速数据传输差分接口对外输出；
所述上行数据传输的步骤为：
b1)通过上行数据高速传输差分接口接收上行数据，对上行高速数据传输差分接口输入的数据信号延时；
b2)将接收的串行数据转换为四路8位并行数据；
b3)将四路8位并行数据通过自动训练算法对齐；
b4)将对齐后的并行数据发送至FPGA内部IP核缓存。
2.根据权利要求1所述的一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述步骤a2)中发送四路8位并行数据前先发送50000个周期训练码0x2C，之后开始发送数据。
3.根据权利要求1所述的一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述步骤b1)中的数据信号延时通过FPGA内部ISERDES/IODELAY实现32抽头的循环延时补偿功能。
4.根据权利要求1所述的一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述步骤b3)中采用数据位偏移的自动训练算法对并行数据实现对齐，训练同步码0x2C。
5.一种基于FPGA差分接口的高速数据传输装置，其特征在于：包括BRAM数据缓存模块(301)、下行数据位转换模块(302)、训练码/数据控制模块(303)、高速并串转换模块(304)、下行高速数据传输差分接口(305)、上行高速数据传输差分接口(306)、高速串并转换模块(307)、同步对码模块(308)、上行数据位转换模块(309)；
所述BRAM数据缓存模块(301)为FPGA内部IP核，用于缓存数据；
所述下行数据位转换模块(302)用于把32位并行数据转换为四路8位并行数据；
所述训练码/数据控制模块(303)用于在四路8位并行数据前增加训练码；
所述高速并串转换模块(304)用于将四路8位并行数据转换为四路串行数据；
所述下行高速数据传输差分接口(305)用于将四路串行数据输出；
所述上行高速数据传输差分接口(306)用于将接收的32位串行数据发送至高速串并转换模块(307)；
所述高速串并转换模块(307)用于对数据进行延时，将32位串行数据转换为四路8位并行数据；
所述同步对码模块(308)将四路8位并行数据通过自动训练算法对齐，将正确的数据发送至上行数据位转换模块(309)中；
所述上行数据位转换模块(309)用于将四路8位并行数转换为32位并行数据发送至BRAM数据缓存模块(301)中缓存。
6.根据权利要求5所述的一种基于FPGA差分接口的高速数据传输装置，其特征在于：所述下行高速数据传输差分接口(305)、上行高速数据传输差分接口(306)为连接FPGA芯片差分管脚的外部硬件电路。
7.根据权利要求5所述的一种基于FPGA差分接口的高速数据传输装置，其特征在于：所述高速并串转换模块(304)通过FPGA内部OSERDES原语实现，把四路8位并行数据转换为四路串行数据发送至行高速数据传输差分接口。
8.根据权利要求5所述的一种基于FPGA差分接口的高速数据传输装置，其特征在于：所述高速串并转换模块(307)，通过FPGA内部ISERDES/IODELAY原语实现，其中IODELAY实现32抽头的循环延时补偿功能，对上行高速数据传输差分接口输入的数据信号延时；ISERDES把输入的串行数据转换为四路8位并行数据。
9.根据权利要求5所述的一种基于FPGA差分接口的高速数据传输装置，其特征在于：所述训练码/数据控制模块(303)通过硬件逻辑编程语言实现，发送的训练码为0x2C。
10.根据权利要求5所述的一种基于FPGA差分接口的高速数据传输装置，其特征在于：所述同步对码模块(308)采用自动训练算法，通过硬件逻辑编程代码实现，同步码0x2C。
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