CN112114756A - 存储系统及电子设备 - Google Patents

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CN112114756A CN202011037248.7A CN202011037248A CN112114756A CN 112114756 A CN112114756 A CN 112114756A CN 202011037248 A CN202011037248 A CN 202011037248A CN 112114756 A CN112114756 A CN 112114756A
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Abstract

本申请提供一种存储系统及电子设备。其中，该存储系统，包括：指令接收电路，其用于接收并缓存外部输入的数据写入指令；写入处理电路，其分别与所述存储器以及所述指令接收电路连接，所述写入处理电路用于判断外部输入的待存储数据是否为预设类数据，若为预设类数据则根据数据写入指令生成预设写入指令；存储器，其与所述写入处理电路连接，所述存储器设有用于存储第一数据的第一存储单元及用于存储预设类数据的第二存储单元，所述存储器用于根据所述预设写入指令将预存的预设类数据存入所述第一存储单元。本申请实施例可以降低信号的传输功耗。

Description

存储系统及电子设备
技术领域
本申请涉及存储器技术领域，特别涉及一种存储系统及电子设备。
背景技术
双数据速率随机动态存储器(DDR SDRAM)是计算机系统的主要内存。随着存储速度和容量需求的提高，DDR内存技术经过几代的发展来适应市场需求。目前主流使用的是DDR4内存颗粒作为系统主内存。目前新的DDR5内存颗粒已经逐渐成熟并在未来形成产品走向。DDR5内存颗粒和DDR4内存颗粒相比，地址命令总线数量大幅减少，容量速度大幅提高，系统带宽可用率也有不菲的提升，数据的写入\读出电压降低以进一步减少功耗。
但是，即使如此，目前DDR5内存颗粒在数据写入时DQ数据总线的传输功耗还是比较高。
针对上述问题，目前尚未有有效的技术解决方案。
发明内容
本申请实施例的目的在于提供一种存储系统及电子设备，可以降低信号的传输功耗。
第一方面，本申请实施例提供了一种存储系统，包括：
指令接收电路，其用于接收并缓存外部输入的数据写入指令；
写入处理电路，其分别与所述存储器以及所述指令接收电路连接，所述写入处理电路用于判断外部输入的待存储数据是否为预设类数据，若为预设类数据则根据数据写入指令生成预设写入指令；
存储器，其与所述写入处理电路连接，所述存储器设有用于存储第一数据的第一存储单元及用于存储预设类数据的第二存储单元，所述存储器用于根据所述预设写入指令将预存的预设类数据存入所述第一存储单元。
本申请实施例通过采用写入处理电路对待存储数据进行识别，当遇到预设类数据时，无需通过信号线将待存储数据直接传输给存储器进行存储，而是发送对应的预设写入指令给存储器，使得存储器根据所述预设写入指令将预存的预设类数据存入所述第一存储单元，从而可以降低信号线的传输功率。
可选地，在本申请实施例所述的存储系统中，所述预设类数据包括一个种类的数据，所述数据写入指令包括一个指令标志位；
所述写入处理电路包括：
第一识别单元，其用于判断待存储数据是否为预设类数据，并在所述待存储数据为预设类数据时生成编码信号；
逻辑运算单元，其与所述第一识别单元连接，用于在收到所述编码信号时将编码信号与所述数据写入指令的指令标志位进行逻辑运算以生成预设写入指令，并将预设写入指令传输给存储器。
本申请实施例基于指令标志位来生成预设写入指令，然后基于该预设写入指令来使得存储器根据所述预设写入指令将预存的预设类数据存入所述第一存储单元，从而可以降低信号线的传输功率。
可选地，在本申请实施例所述的存储系统中，所述预设类数据的种类为多种，所述数据写入指令包括多个指令标志位，每一所述指令标志位分别与一个种类的预设类数据对应；
所述写入处理电路包括：
第一识别单元，其用于判断待存储数据是否为多种预设类数据中的一种，并在所述待存储数据为多种预设类数据中的一种时，生成与所述待存储数据的种类对应的编码信号；
逻辑运算单元，其与所述第一识别单元连接，以用于将编码信号与数据写入指令的对应指令标志位进行逻辑运算生成对应的预设写入指令，并将预设写入指令传输给所述存储器。
可选地，在本申请实施例所述的存储系统中，所述写入处理电路还用于在所述待存储数据不为预设类数据时，将所述待存储数据以及所述数据写入指令传输给所述存储器；
所述存储器还用于根据所述数据写入指令对待存储数据进行存储。
可选地，在本申请实施例所述的存储系统中，所述第一识别单元还用于在所述待存储数据不为预设类数据时，生成第二电平信号；
所述逻辑运算单元还用于根据所述第二电平信号将所述数据写入指令发送给所述存储器。
可选地，在本申请实施例所述的存储系统中，所述预设类数据的种类为多种，所述第一识别单元包括：
多个数字比较单元，其与多种预设类数据一一对应，每一所述数字比较单元均与逻辑运算单元连接，以用于将待存储数据与对应种类的预设类数据进行比较，并在比较结果为相等时生成与所述待存储数据的种类对应的编码信号并将编码信号发送给存储器，在比较结果为不相等时生成第二电平信号；
一第一数据发送单元，其与所述数字比较单元连接以接收第二电平信号，用于根据第二电平信号时将所述待存储数据传输给所述存储器。
可选地，在本申请实施例所述的存储系统中，所述预设类数据的种类为1种，所述第一识别单元包括：
一数字比较单元，其与逻辑运算单元连接，以用于将待存储数据与预设类数据进行比较，并在比较结果为相等时生成编码信号并将编码信号发送给存储器，在比较结果为不相等时生成第二电平信号；
一第一数据发送单元，其与所述数字比较单元连接以接收第二电平信号，以用于根据第二电平信号时将所述待存储数据传输给所述存储器。
可选地，在本申请实施例所述的存储系统中，所述写入处理电路还包括：
第一数据处理单元，其用于对所述待存储数据进行扰码处理。
可选地，在本申请实施例所述的存储系统中，所述第一数据处理单元还用于对所述待存储数据进行ECC校验数据生成或CRC循环冗余校验数据生成。
可选地，在本申请实施例所述的存储系统中，所述逻辑运算单元为或门。
可选地，在本申请实施例所述的存储系统中，所述指令接收电路还用于接收外部的数据读取指令，并将所述数据读取指令发送给存储器；所述存储系统还包括读出处理电路；
所述存储器还用于根据所述数据读取指令将所述第一存储单元存储的对应第一目标数据发送给所述读出处理电路；
所述读出处理电路用于对所述第一目标数据进行处理后发送给对应外接设备。
可选地，在本申请实施例所述的存储系统中，所述读出处理电路用于判断所述第一目标数据是否为预设类数据，若为预设类数据，则将所述第一目标数据发送给对应外接设备，若不为预设类数据，则将所述第一目标数据处理为第二目标数据后发送给外接设备。
本申请实施例通过该读出处理电路来判断第一目标数据是否为预设类数据，对于预设类数据直接发出，对于非预设类数据进行对应的处理，可以提高其发送给外接设备的目标数据的准确性。
可选地，在本申请实施例所述的存储系统中，所述读出处理电路包括：
第二识别单元，其与所述存储器连接以获取所述第一目标数据，并判断所述第一目标数据是否为预设类数据；
第二数据处理单元，其与所述存储器连接以获取所述第一目标数据，并对所述第一目标数据进行处理操作，得到第二目标数据；
第二数据发送单元，其分别与所述第二识别单元以及所述第二数据处理单元连接，用于在所述第一目标数据若为预设类数据时，将所述第一目标数据发送给对应外接设备，以及用于在所述第一目标数据不为预设类数据，则将第二目标数据发送给对应外接设备。
可选地，在本申请实施例所述的存储系统中，所述处理操作包括以下处理中的至少一种：解扰码处理、ECC纠错校验处理、CRC循环冗余校验处理。
可选地，在本申请实施例所述的存储系统中，所述第二数据发送单元包括数据选通器；
所述数据选通器包括第一输入端、第二输入端、控制端以及第一输出端，所述第一输入端与所述存储器连接以获取所述第一目标数据，所述第二输入端与所述第二数据处理单元连接以获取所述第二目标数据，所述控制端与所述第二识别单元连接以在所述第二识别单元的识别结果的控制下将第一输入端和第二输入端之一与所述第一输出端连接。
第二方面，本申请实施例还提供了一种电子设备，包括上述任一项所述的存储系统。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本申请实施例中的一种存储系统的第一种结构示意图。
图2是本申请实施例中的一种存储系统的第二种结构示意图。
图3是本申请实施例中的一种存储系统的一种局部结构示意图。
图4是本申请实施例中的一种存储系统的另一种局部结构示意图。
图5是本申请实施例中的一种存储系统的第三种结构示意图。
图6是本申请实施例中的一种存储系统的第四种结构示意图。
图7是本申请实施例中的一种存储系统的指令接收电路的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请参照图1，图1是本申请一些实施例中的存储系统的一种结构示意图。该存储系统包括：指令接收电路101、写入处理电路102以及存储器103。其中，该指令接收电路101与该写入处理电路102连接，该存储器103与该写入处理电路102连接。该存储器103包括用于存储第一数据的第一存储单元1031以及用于存储预设类数据的第二存储单元1032；指令接收电路101用于接收并缓存外部输入的数据写入指令；该写入处理电路102用于接收外接设备输入的待存储数据并对该待存储数据进行识别以判断其是否为预设类数据，若为预设类数据则根据数据写入指令向存储器103发送预设写入指令，存储器103用于根据预设写入指令将第二存储单元1032内预存的预设类数据存储至的第一存储单元1031。
本申请实施例通过采用对待存储数据进行识别，以识别出其中的预设种类的预设类数据，对于预设类数据无需采用该DQ数据总线来传输至存储器，可以直接将第二存储单元1032内预存的预设类数据复制到该第一存储单元1031的对应位置，从而可以降低传输功耗，可以提高传输效率。
可以理解地，在一些实施例中，该写入处理电路102还用于在该待存储数据不为预设数据类时，将数据写入指令以及该待存储数据发送给存储器103。对应地，该存储器103还用于根据该数据写入指令将该待存储数据存储至第一存储单元1031的对应位置。
具体地，该指令接收电路101用于接收外接设备输入的数据写入指令。当然，可以理解地，该指令接收电路101还可以缓存外部输入的多个数据写入指令。当外部输入的数据写入指令较多时，该多个数据写入指令缓存在该指令接收电路中等待处理。其中，该指令接收电路101可以采用现有技术中常见的指令接收电路或者指令缓存电路。
其中，该数据写入指令以及该预设写入指令中均携带存储器中用于存储该待存储数据的地址，从而使得该存储器103可以根据该数据写入指令中的地址将该第二存储单元1032中预存的对应预设类数据(与待存储数据相同)存储至该第一存储单元1031的对应位置。
在一些实施例中，该指令接收电路101接收的数据写入指令一般是来自CPU的指令，其与该存储器103的指令格式存在差异，主要是地址格式存在差异，因此，需要进行地址格式转换。
请同时参照图2所示，该指令接收电路101可以包括：CPU指令接收及缓存单元1011、指令地址转换单元1012以及存储器指令缓存单元1013。该CPU指令接收及缓存单元1011、指令地址转换单元1012以及存储器指令缓存单元1013依次连接。该CPU指令接收及缓存单元1011用于接收CPU发送的CPU指令，该指令地址转换单元1012用于将该CPU指令采用数字逻辑电路转换成与该存储器103匹配的指令格式。
例如，该存储器103可以为DDR存储器，对应的该指令地址转换单元1012用于将该数据写入指令转换成与DDR存储器适配的指令格式。存储器指令缓存单元1013用于将该指令地址转换单元101转换得到的指令进行缓存，等待该存储器103进行存储操作。指令地址转换单元1012可以采用芯片或者逻辑电路来实现，属于现有技术。存储器指令缓存单元1013可以采用现有技术中的指令缓存电路。
请继续参照图2，该写入处理电路102用于接收待存储数据并对待存储数据进行识别以判断其是否为预设类数据，若为预设类数据则根据所述数据写入指令向存储器103发送预设写入指令，使得存储器103根据预设写入指令将第二存储单元1032内的预设类数据存储至第一存储单元1031的对应位置。当然，该写入处理电路102还用于当该待存储数据不为预设类数据时，将该将数据写入指令以及该待存储数据发送给存储器103。
其中，该预设类数据是指具有特殊结构的数据，例如，全为0或者全为1的数据，或者0和1交替的数据，当然，其并不限于此。
请同时参照图2以及图3所示，其中，该预设类数据的种类可以为一种，也可以为多种。
其中，当该预设类数据的种类为一种时，该数据写入指令包括一个指令标志位，该指令标志位在默认状态下为0，用于指示该指令为数据写入指令，当该指令标志位变为1时，该数据写入指令转换为了预设写入指令。
该写入处理电路102包括：第一识别单元1021以及逻辑运算单元1022。
其中，该第一识别单元1021其用于判断待存储数据是否为预设类数据，并在所述待存储数据为预设类数据时生成编码信号。其中，该编码信号可以为高电平信号。当然，也可以为其他类型的数字信号。其中，逻辑运算单元1022与所述第一识别单元1021连接，用于在收到所述编码信号时将编码信号与所述数据写入指令的指令标志位进行逻辑运算以生成预设写入指令，并将预设写入指令传输给存储器。例如，该数据输入指令为0XXXXXXXX，其中，该指令标志为0。当其与该高电平信号进行逻辑运算，例如，或门运算后，该指令标志位变为1，其他数据位不改变，从而得到了特殊输入指令，1XXXXXXXX。
该第一识别单元1021包括一个数字比较单元10211以及一个第一数据发送单元10212。该数字比较单元10211与逻辑运算单元1022连接，以用于将待存储数据与预设类数据进行比较，并在比较结果为相等时生成编码信号并将编码信号发送给逻辑运算单元1022，在比较结果为不相等时生成第二电平信号；第一数据发送单元10212与数字比较单元10211连接以接收第二电平信号，以用于根据第二电平信号时将待存储数据传输给存储器103。
其中，该数字比较单元10211可以为数字比较器。该编码信号可以为高电平信号，对应地该第二电平信号为低电平信号。该第一数据发送单元10212可以为常见的数据信号开关，该数据信号开关在低电平时导通。当然，该第一数据发送单元也可以为常见的数据发送芯片。
逻辑运算单元1022可以为或门，当然，也可以为其他逻辑门电路。
请同时参照图2以及图4所示，预设类数据的种类为多种，数据写入指令包括多个指令标志位，每一指令标志位分别与一个种类的预设类数据对应；该写入处理电路102包括：第一识别单元1021以及逻辑运算单元1022。其中，该第一识别单元1021用于判断待存储数据是否为多种预设类数据中的一种，并在所述待存储数据为多种预设类数据中的一种时，生成与所述待存储数据的种类对应的编码信号；其中，该逻辑运算单元与第一识别单元连接，以用于将编码信号与数据写入指令的对应指令标志位进行逻辑运算生成对应的预设写入指令，并将预设写入指令传输给所述存储器103。
其中，该第一识别单元1021包括：多个数字比较单元10211以及一第一数据发送单元10212。其中，该多个数字比较单元10211与多种预设类数据一一对应，每一数字比较单元10211均与逻辑运算单元10212连接，以用于将待存储数据与对应种类的预设类数据进行比较，并在比较结果为相等时生成与待存储数据的种类对应的第一电平信号和编码信号并将第一电平信号和编码信号发送给逻辑运算单元1022，在比较结果为不相等时生成第二电平信号；第一数据发送单元10212与每一数字比较单元10211连接以接收第二电平信号，用于根据第二电平信号时将待存储的非预设类数据传输给存储器103。
该数字比较单元10211可以为数字比较器。例如，该指令标志位有3个，对应该预设类数据的种类有3种，该3个指令标志位分别与该三个数字比较单元相对应，也即是一个指令标志位对应一种预设类数据。该逻辑运算单元2022可以根据对应的编码信号来与该编码信号进行逻辑运算，从而生成与预设类数据的种类对应的写入指令。
该第一数据发送单元10212可以为常见的数据信号开关，该数据信号开关在低电平时导通。当然，该第一数据发送单元也可以为常见的数据发送芯片。
其中，该逻辑运算单元1022可以为或门，当然，也可以为其他逻辑门电路。
在一些实施例中，该存储器103可以包括第一存储单元1031、第二存储单元1032以及接口电路1033。其中，第一存储单元1031用于存储待存储数据，该第一存储单元1031的数量为多个。该第二存储单元1032可以为寄存器，用于存储预设类数据。第二存储单元的数量与预设类数据的种类相同，每一个第二存储单元存储一种预设类数据。该第一接口电路1033分别与该逻辑运算单元1022以及该第一数据发送单元1023连接。其中，该第一接口电路1033与该逻辑运算单元1022通过CA信号线连接。该第一接口电路1033与该第一数据发送单元1023通过DQ数据总线连接。该接口电路用于对该第一存储单元进行刷新、译码和写入数据等，对第二存储单元进行地址译码和写入数据。
如图5所示，可以理解地，在另一些实施例中，在上述实施例的基础上，该写入处理电路102还可以包括一第一数据处理单元1023，该第一识别单元1021通过该第一数据处理单元1023与该存储器103的接口电路连接。该第一数据处理单元1023用于对待存储数据进行扰码编码处理运算，从而提高待存储数据写入时的电压均衡性，避免该存储器的写入电路长时间处于高电平或者低电平。当然，可以理解地，在一些实施例中，该第一数据处理单元1023还可以进行ECC校验生成运算和/或CRC循环冗余校验数据生成运算，并将ECC校验数据和/或CRC校验数据同待存储数据写入内存颗粒。
请参照图6，图6是本申请另一些实施例中的存储系统的一种结构示意图。该存储系统，包括：指令接收电路201、写入处理电路202、存储器203以及读出处理电路204。其中，该指令接收电路201与该写入处理电路202以及该存储器203连接，该存储器203与该写入处理电路202以及该读出处理电路204连接。该存储器203包括用于存储第一数据的第一存储单元2031以及用于存储预设类数据的第二存储单元2032；指令接收电路201用于接收并缓存外部输入的数据写入指令以及数据读取指令；该写入处理电路202用于接收外接设备输入的待存储数据并对该待存储数据进行识别以判断其是否为预设类数据，若为预设类数据则根据数据写入指令向存储器203发送预设写入指令，存储器203用于根据预设写入指令将其第二存储单元2032内预存的预设类数据存储至的第一存储单元2031。存储器203还用于根据数据读取指令将第一存储单元2031存储的对应第一目标数据发送给所述读出处理电路204；读出处理电路204用于对所述第一目标数据进行处理后发送给对应外接设备。
可以理解地，在一些实施例中，该写入处理电路202还用于在该待存储数据不为预设数据类时，将数据写入指令以及该待存储数据发送给存储器203。对应地，该存储器203还用于根据该数据写入指令将该待存储数据存储至第一存储单元2031的对应位置。
其中，该指令接收电路用于对接收的指令进行识别，以判断其为数据读取指令还是数据写入指令，如果为数据写入指令则传输给写入处理电路，如果为数据读取指令，则将该数据读取指令传输给该存储器203。
其中，该数据写入指令以及该预设写入指令中均携带存储器中用于存储该待存储数据的地址，从而使得该存储器203可以根据该数据写入指令中的地址将该第二存储单元2032中预存的对应预设类数据(与待存储数据相同)存储至该第一存储单元2031的对应位置。或者根据该数据读取指令从该第一存储单元2031中的第一目标数据传输给该读出处理电路204。
在一些实施例中，该指令接收电路201接收的数据写入指令或者数据读取指令一般是来自CPU的指令，其与该存储器203的指令格式存在差异，主要是地址格式存在差异，因此，需要进行地址格式转换。如图7所示，其中，该指令接收电路201包括：CPU指令接收及缓存单元2011、指令地址转换单元2012、存储器指令缓存单元2013以及指令识别单元2014。CPU指令接收及缓存单元2011、指令地址转换单元2012、存储器指令缓存单元2013以及指令识别单元2014依次连接。
其中，该指令识别单元2014用于对经过指令地址转换单元2012转换后的指令进行识别以判断其为数据读取指令或者数据写入指令。如果为数据读取指令则发送存储器的接口电路。如果为数据写入指令则发送给该写入处理电路的逻辑处理单元2022。
该写入处理电路202用于接收待存储数据并对待存储数据进行识别以判断其是否为预设类数据，若为预设类数据则根据所述数据写入指令向存储器203发送预设写入指令，使得存储器203根据预设写入指令将第二存储单元2032内的预设类数据存储至第一存储单元2031的对应位置。当然，该写入处理电路202还用于当该待存储数据不为预设类数据时，将该数据写入指令以及该待存储数据发送给存储器203。
其中，该预设类数据是指具有特殊结构的数据，例如，全为0或者全为1的数据，或者0和1交替的数据，当然，其并不限于此。
其中，该预设类数据的种类可以为一种，也可以为多种。
其中，当该预设类数据的种类为一种时，该数据写入指令包括一个指令标志位，该指令标志位在默认状态下为0，用于指示该指令为数据写入指令，当该指令标志位变为1时，该数据写入指令转换为了预设写入指令。
该写入处理电路202包括：第一识别单元2021以及逻辑运算单元2022。
其中，该第一识别单元2021其用于判断待存储数据是否为预设类数据，并在所述待存储数据为预设类数据时生成编码信号。其中，该编码信号可以为高电平信号。当然，也可以为其他类型的数字信号。其中，逻辑运算单元2022与所述第一识别单元2021连接，用于在收到所述编码信号时将编码信号与所述数据写入指令的指令标志位进行逻辑运算以生成预设写入指令，并将预设写入指令传输给存储器。例如，该数据输入指令为0XXXXXXXX，其中，该指令标志为0。当其与该高电平信号进行逻辑运算，例如，或门运算后，该指令标志位变为1，其他数据位不改变，从而得到了特殊输入指令，1XXXXXXXX。
该第一识别单元2021包括一个数字比较单元以及一个第一数据发送单元。该数字比较单元与逻辑运算单元2022连接，以用于将待存储数据与预设类数据进行比较，并在比较结果为相等时生成编码信号并将编码信号发送给逻辑运算单元2022，在比较结果为不相等时生成第二电平信号；第一数据发送单元与数字比较单元连接以接收第二电平信号，以用于根据第二电平信号时将待存储数据传输给存储器203。
其中，该数字比较单元可以为数字比较器。该编码信号可以为高电平信号，对应地该第二电平信号为低电平信号。该第一数据发送单元可以为常见的数据信号开关，该数据信号开关在低电平时导通。当然，该第一数据发送单元也可以为常见的数据发送芯片。逻辑运算单元可以为或门，当然，也可以为其他逻辑门电路。
预设类数据的种类为多种，数据写入指令包括多个指令标志位，每一指令标志位分别与一个种类的预设类数据对应；该写入处理电路202包括：第一识别单元2021以及逻辑运算单元2022。其中，该第一识别单元2021用于判断待存储数据是否为多种预设类数据中的一种，并在所述待存储数据为多种预设类数据中的一种时，生成与所述待存储数据的种类对应的编码信号；其中，该逻辑运算单元与第一识别单元连接，以用于将编码信号与数据写入指令的对应指令标志位进行逻辑运算生成对应的预设写入指令，并将预设写入指令传输给所述存储器203。
其中，该第一识别单元2021包括：多个数字比较单元以及一第一数据发送单元。其中，该多个数字比较单元与多种预设类数据一一对应，每一数字比较单元均与逻辑运算单元连接，以用于将待存储数据与对应种类的预设类数据进行比较，并在比较结果为相等时生成与待存储数据的种类对应的编码信号并将编码信号发送给逻辑运算单元2022，在比较结果为不相等时生成第二电平信号；第一数据发送单元与每一数字比较单元连接以接收第二电平信号，用于根据第二电平信号时将待存储数据传输给存储器203。
该数字比较单元可以为数字比较器。例如，该指令标志位有3个，对应该预设类数据的种类有3种，该3个指令标志位分别与该三个数字比较单元相对对应，也即是每一指令标志位对应一种预设类数据，该逻辑运算单元2022可以根据对应的编码信号来与该编码信号进行逻辑运算，从而生成与预设类数据的种类对应的写入指令。
该第一数据发送单元可以为常见的数据信号开关，该数据信号开关在低电平时导通。当然，该第一数据发送单元也可以为常见的数据发送芯片。其中，该逻辑运算单元可以为或门，当然，也可以为其他逻辑门电路。
该存储器203可以包括第一存储单元2031、第二存储单元2032以及接口电路2033。其中，第一存储单元2031用于存储待存储数据，该第一存储单元2031的数量为多个。该第二存储单元2032可以为寄存器，用于存储预设类数据。第二存储单元2032的数量与预设类数据的种类相同，每一个第二存储单元2032存储一种预设类数据。该第一接口电路2033分别与该逻辑运算单元2022以及该第一数据发送单元2023连接。其中，该第一接口电路2033与该逻辑运算单元2022通过CA命令地址总线连接。该第一接口电路2033与该第一数据发送单元2023通过DQ数据总线连接。该接口电路用对该第一存储单元以及第二存储单元进行刷新、译码写入数据等。
其中，该写入处理电路202与上述实施例中的写入处理电路的结构相同，因此无需重复描述。
其中，读出处理电路204可以用于判断所述第一目标数据是否为预设类数据，若为预设类数据，则将所述第一目标数据发送给对应外接设备，若不为预设类数据，则将所述第一目标数据处理为第二目标数据后发送给外接设备。本申请实施例通过该读出处理电路204来判断第一目标数据是否为预设类数据，对于预设类数据直接发出，对于非预设类数据进行对应的处理，可以提高其发送给外接设备的目标数据的准确性。
具体地，该读出处理电路204包括第二识别单元2041、第二数据处理单元2042以及第二数据发送单元2043。其中，该第二识别单元2041与该存储器203的接口电路2033连接。其中，该第二识别单元2041与所述存储器203的接口电路2033连接以获取所述第一目标数据，并判断所述第一目标数据是否为预设类数据；第二数据处理单元2042与存储器203的接口电路2033连接以获取所述第一目标数据，并对所述第一目标数据进行处理操作，得到第二目标数据；第二数据发送单元2043分别与所述第二识别单元以及所述第二数据处理单元连接，用于在所述第一目标数据若为预设类数据时，将所述第一目标数据发送给对应外接设备，以及用于在所述第一目标数据不为预设类数据，则将第二目标数据后发送给对应外接设备。
其中，该处理操作包括以下处理中的至少一种：解扰码处理、ECC校验处理、CRC循环冗余校验处理。当然，可以理解地，该第一数据发送单元2023的处理功能与该第二数据处理单元2042的处理功能对应。
该第二数据发送单元2043可以包括数据选通器；数据选通器包括第一输入端、第二输入端、控制端以及第一输出端，第一输入端与存储器2032连接以获取所述第一目标数据，所述第二输入端与所述第二数据处理单元2042连接以获取所述第二目标数据，所述控制端与所述第二识别单元2041连接以在所述第二识别单元2041的识别结果的控制下将第一输入端和第二输入端之一与所述第一输出端连接。其中，如果该第一目标数据为预设类数据，则该数据选通器将该第一输入端与第一输出端接通，如果该第一目标数据不为预设类数据，则该数据选通器将该第二输入端与第一输出端接通。
其中，该第二识别单元2041可以包括一个或多个数字识别器，每一数字识别器用于识别一种预设数据类。当第二识别单元2041包括多个数字识别器时，该多个数字识别器的输出端连接并与该数据发送单元2043连接。数字识别器在识别到预设数据类时输出高电平。
本申请实施例提供的存储系统及电子设备通过采用写入处理电路对待存储数据进行识别，当遇到预设类数据时，无需通过信号线将待存储数据直接传输给存储器进行存储，而是发送对应的预设写入指令给存储器，使得存储器根据所述预设写入指令将预存的预设类数据存入所述第二存储单元，从而可以降低信号线的传输功率。
本申请实施例还提供了一种电子设备，包括上述任一实施例所述的存储系统。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (16)

1.一种存储系统，其特征在于，包括：
指令接收电路，其用于接收并缓存外部输入的数据写入指令；
写入处理电路，其与指令接收电路连接，所述写入处理电路用于判断外部输入的待存储数据是否为预设类数据，若为预设类数据则根据数据写入指令生成预设写入指令；
存储器，其与所述写入处理电路连接，所述存储器设有用于存储第一数据的第一存储单元及用于存储预设类数据的第二存储单元，所述存储器用于根据所述预设写入指令将预存的预设类数据存入所述第一存储单元。
2.根据权利要求1所述的存储系统，其特征在于，所述预设类数据包括一个种类的数据，所述数据写入指令包括一个指令标志位；
所述写入处理电路包括：
第一识别单元，其用于判断待存储数据是否为预设类数据，并在所述待存储数据为预设类数据时生成编码信号；
逻辑运算单元，其与所述第一识别单元连接，用于在收到所述编码信号时将编码信号与所述数据写入指令的指令标志位进行逻辑运算以生成预设写入指令，并将预设写入指令传输给存储器。
3.根据权利要求1所述的存储系统，其特征在于，所述预设类数据的种类为多种，所述数据写入指令包括多个指令标志位，每一所述指令标志位分别与一个种类的预设类数据对应；
所述写入处理电路包括：
第一识别单元，其用于判断待存储数据是否为多种预设类数据中的一种，并在所述待存储数据为多种预设类数据中的一种时，生成与所述待存储数据的种类对应的编码信号；
逻辑运算单元，其与所述第一识别单元连接，以用于将编码信号与数据写入指令的对应指令标志位进行逻辑运算生成对应的预设写入指令，并将预设写入指令传输给所述存储器。
4.根据权利要求2或3所述的存储系统，其特征在于，所述写入处理电路还用于在所述待存储数据不为预设类数据时，将所述待存储数据以及所述数据写入指令传输给所述存储器；
所述存储器还用于根据所述数据写入指令对待存储数据进行存储。
5.根据权利要求4所述的存储系统，其特征在于，所述第一识别单元还用于在所述待存储数据不为预设类数据时，生成第二电平信号；
所述逻辑运算单元还用于根据所述第二电平信号将所述数据写入指令发送给所述存储器。
6.根据权利要求4所述的存储系统，其特征在于，所述预设类数据的种类为多种，所述第一识别单元包括：
多个数字比较单元，其与多种预设类数据一一对应，每一所述数字比较单元均与逻辑运算单元连接，以用于将待存储数据与对应种类的预设类数据进行比较，并在比较结果为相等时生成与所述待存储数据的种类对应的编码信号并将编码信号发送给逻辑运算单元，在比较结果为不相等时生成第二电平信号；
一第一数据发送单元，其与所述数字比较单元连接以接收第二电平信号，用于根据第二电平信号时将所述待存储数据传输给所述存储器。
7.根据权利要求5所述的存储系统，其特征在于，所述预设类数据的种类为1种，所述第一识别单元包括：
一数字比较单元，其与逻辑运算单元连接，以用于将待存储数据与预设类数据进行比较，并在比较结果为相等时生成对应的编码信号并将编码信号发送给逻辑运算单元，在比较结果为不相等时生成第二电平信号；
一第一数据发送单元，其与所述数字比较单元连接以接收第二电平信号，以用于根据第二电平信号时将所述待存储数据传输给所述存储器。
8.根据权利要求2或3所述的存储系统，其特征在于，所述写入处理电路还包括：
第一数据处理单元，其用于对所述待存储数据进行扰码处理。
9.根据权利要求8所述的存储系统，其特征在于，所述第一数据处理单元还用于对所述待存储数据进行ECC校验数据生成或CRC循环冗余校验数据生成。
10.根据权利要求2或3所述的存储系统，其特征在于，所述逻辑运算单元为或门。
11.根据权利要求1所述的存储系统，其特征在于，所述指令接收电路还用于接收外部的数据读取指令，并将所述数据读取指令发送给存储器；所述存储系统还包括读出处理电路；
所述存储器还用于根据所述数据读取指令将所述第一存储单元存储的对应第一目标数据发送给所述读出处理电路；
所述读出处理电路用于对所述第一目标数据进行处理后发送给对应外接设备。
12.根据权利要求11所述的存储系统，其特征在于，所述读出处理电路用于判断所述第一目标数据是否为预设类数据，若为预设类数据，则将所述第一目标数据发送给对应外接设备，若不为预设类数据，则将所述第一目标数据处理为第二目标数据后发送给外接设备。
13.根据权利要求12所述的存储系统，其特征在于，所述读出处理电路包括：
第二识别单元，其与所述存储器连接以获取所述第一目标数据，并判断所述第一目标数据是否为预设类数据；
第二数据处理单元，其与所述存储器连接以获取所述第一目标数据，并对所述第一目标数据进行处理操作，得到第二目标数据；
第二数据发送单元，其分别与所述第二识别单元以及所述第二数据处理单元连接，用于在所述第一目标数据若为预设类数据时，将所述第一目标数据发送给对应外接设备，以及用于在所述第一目标数据不为预设类数据，则将第二目标数据后发送给对应外接设备。
14.根据权利要求13所述的存储系统，其特征在于，所述处理操作包括以下处理中的至少一种：解扰码处理、ECC纠错校验处理、CRC循环冗余校验处理。
15.根据权利要求13所述的存储系统，其特征在于，所述第二数据发送单元包括数据选通器；
所述数据选通器包括第一输入端、第二输入端、控制端以及第一输出端，所述第一输入端与所述存储器连接以获取所述第一目标数据，所述第二输入端与所述第二数据处理单元连接以获取所述第二目标数据，所述控制端与所述第二识别单元连接以在所述第二识别单元的识别结果的控制下将第一输入端和第二输入端之一与所述第一输出端连接。
16.一种电子设备，其特征在于，包括权利要求1-15任一项所述的存储系统。
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