CN112104412A - 一种适用于低轨卫星宽带通信的加速器 - Google Patents

Abstract

本发明公开了一种适用于低轨卫星宽带通信的加速器，通过将LDPC编码器中的循环编码部分采用并行计算及循环移位的方法提高了编码的吞吐率同时减少了数据存储量；LDPC译码器采用了块交错与部分并行译码器相结合的方式，提高吞吐率、降低处理延时、节省资源；Polar译码器通过多保存一些译码路径来保证译码性能的正确性，同时也通过牺牲较少的信息比特使用CRC对信息进行冗余校验，在译码后采用CRC路径计算选择模块以实现CRC辅助译码，并采用基于流水的折叠结构，即当前译码单元的前级译码单元的调用次数小于预设次数，则对所述前级译码单元进行重复调用，以较小的时延减少资源的占用，提高高速通信质量。

Description

一种适用于低轨卫星宽带通信的加速器

技术领域

本发明属于低轨卫星跟踪技术领域，具体涉及一种适用于低轨卫星宽带通信的加速器。

背景技术

根据我国低轨卫星宽带互联网通信终端的研制要求，下行峰值速率高达650Mbps，且物理层设计标准中引入了新的信道编译码（Polar和LDPC）方案。Polar和LDPC码是目前公认的较好信道编码方案，但要应用于实际系统还存在许多难点。LDPC码所采用的迭代译码方法和校验矩阵的稀疏性，使得译码复杂度与码长呈线性关系；Polar使用SC(successive-cancellation)译码算法，SC译码算法在译码时码元是连续按顺序译出，译码延时大，限制了系统的吞吐量。在实际应用中，当码长较长时，码的性能很好，但是系统的延时太大，不利于高速通信，而要使延时较低，则必须使用较短的码长，这样极化码的优势又不能得到充分发挥。

因此，低轨卫星宽带通信系统中信道编译码的吞吐率及处理时延是影响该系统带宽和时延的一个很重要的因素。如何解决其信道编译码处理时延大、吞吐率低、资源消耗高等问题，是实现宽带通信的难点之一。传统设计中，一是使用较短的码长降低延时，但极化码的优势不能充分发挥；二是使用长码以串行或部分并行的硬件架构来实现，但信道编译码的吞吐率太低，系统延时太大，不利于高速通信。

发明内容

本发明要解决的技术问题是现有技术中使用较短的码长降低延时，极化码的优势不能充分发挥；二是使用长码以串行或部分并行的硬件架构来实现，但信道编译码的吞吐率太低，系统延时太大，不利于高速通信，因此，本发明提供一种适用于低轨卫星宽带通信的加速器，以实现对信道编译码的硬件加速，提高信道编译码的吞吐率，减少处理时延，提高高速通信质量。

本发明通过下述技术方案实现：

一种适用于低轨卫星宽带通信的加速器，包括LDPC编码器、LDPC译码器、Polar编码器和Polar译码器；

当选择传输信道传输数据时，则通过LDPC编码器编码、LDPC译码器译码；当选择控制信道传输数据时，则通过Polar编码器编码、Polar译码器译码；

所述LDPC编码器，用于获取N路并行的原始数据和原始比特；对所述原始数据进行循环编码处理，生成校验位；将所述校验位与预先存储的数据进行异或处理，得到校验比特；将所述校验比特和所述原始比特进行拼接，得到帧数据；

所述LDPC译码器，用于获取所述帧数据对应的软信息，并对所述软信息进行初始化得到初始化值；对所述初始化值和更新前的变量信息进行第一差值计算得到更新前的校验节点信息，并对所述更新前的校验节点信息进行绝对值运算，然后对所述绝对值进行第二差值计算；基于所述第二差值进行原码到补码的转换；

所述Polar编码器，用于获取待处理二进制数据，并按照预设长度对所述待处理二进制数据进行划分，获取目标二进制数据；对每一所述目标二进制数据的奇数位及其相邻偶数位进行异或处理，得到异或处理数据；基于所述异或处理数据选择目标RAM，将所述异或处理数据和所述目标RAM中的地址进行R _N 变换，得到奇偶位比特，并对所述奇偶位比特进行计算，得到计算结果并输出；

所述Polar译码器，用于通过译码单元对初始信道似然比信息进行译码运算，并通过分布式CRC辅助译码，若当前译码单元的前级译码单元的调用次数小于预设次数，则对所述前级译码单元进行重复调用，得到N个候选路径，并对接收的每一候选路径上的信息比特进行校验，若校验通过则保留该候选路径，若校验失败则将该候选路径的度量值置为最大值，若所有候选路径都校验失败则停止译码。

进一步地，所述LDPC编码器包括输入组帧模块、第一输入缓存模块、第一控制模块、循环编码模块和输出组帧模块；

所述输入组帧模块，用于接收N路并行的原始数据和原始比特；将所述原始比特发送给所述输出组帧模块；并按照数据流的顺序对每一路原始数据进行组帧，生成待编码数据并发送给所述输入缓存模块；

所述第一输入缓存模块，用于接收所述输入组帧模块发送的待编码数据并存储，当所述输入缓存模块存满后，生成存满标识并发送给所述第一控制模块；同时将存储的所述待编码数据发送给所述循环编码模块；

所述第一控制模块，用于接收所述第一输入缓存模块发送的存满标识，并基于所述存满标识启动所述循环编码模块；还用于控制所述循环编码模块进行循环编码；

所述循环编码模块，用于对所述输入缓存模块发送的待编码数据进行LDPC码编码，并生成校验比特发送给所述输出组帧模块；

所述输出组帧模块，用于获取所述输入组帧模块发送的原始比特和所述循环编码模块发送的校验比特，并将所述原始比特和所述校验比特进行拼接得到帧数据并输出。

进一步地，所述第一输入缓存模块采用乒乓RAM架构。

进一步地，所述循环编码模块包括循环移位寄存器组和缓存单元；

所述循环移位寄存器组包括多个循环移位寄存器，用于按照数据划分原则，对所述第一输入缓存模块发送的待编码数据进行分组，并通过每一循环移位寄存器对分组后的待编码数据进行计算，获取每一组待编码数据对应的校验位并发送给所述缓存单元；

所述缓存单元，用于接收所述循环移位寄存器组发送的检验位，并对所述校验位进行更新；

当所述循环移位寄存器组完成对所有待编码数据的编码后，生成编码结束标识并发送给所述第一控制模块，以使所述第一控制模块生成编码复位信号，控制所述循环移位寄存器组进行复位。

进一步地，所述循环移位寄存器组包括n行2列循环移位寄存器；

所述通过每一循环移位寄存器对分组后的待编码数据进行计算，获取每一组待编码数据对应的校验位并发送给所述缓存单元，包括：

对分组后的每一组待编码数据与各自对应的循环移位寄存器中的编码矩阵相乘，并将每次相乘的结果按列异或得到校验位，并发送给所述缓存单元。

进一步地，所述缓存单元，用于接收所述循环移位寄存器组发送的检验位，并对所述校验位进行更新，包括：

所述缓存单元，用于接收所述循环移位寄存器组发送的检验位，并将所述校验位与所述缓存单元存储的数据进行异或处理，完成更新。

进一步地，所述LDPC译码器包括第二输入缓存模块、第二控制模块、校验节点运算模块、存储模块、变量节点运算模块和输出缓存模块；

所述第二输入缓存模块，用于获取所述帧数据对应的软信息，并对所述软信息进行初始化得到初始化值；将所述初始化值发送给所述第二控制模块和校验节点运算模块；

所述第二控制模块，用于接收所述第二输入缓存模块发送的初始化值，并控制所述校验节点运算模块和所述变量节点运算模块进行迭代译码；控制所述存储模块中存储数据的输入和输出；控制所述校验节点运算模块和所述变量节点运算模块之间进行数据传输；

所述存储模块，用于获取所述第二控制模块发送的选择信号，并根据所述选择信号选择将存储模块中存储的更新前的变量信息发送给所述校验节点运算模块，或者选择更新前的校验信息发送给所述变量节点运算模块；

所述校验节点运算模块，用于接收所述存储模块发送的更新前的变量信息；并基于所述更新前的变量信息进行原码到补码的转换，得到更新后的变量信息；将所述更新后的变量信息作为新的更新前变量信息存储在所述存储模块中，并重复执行原码到补码的转换的步骤，直到迭代译码结束；

所述变量节点运算模块，用于接收所述第二输入缓存模块输出的初始化值和所述存储模块发送的所述更新前的校验信息；基于所述初始值和所述更新前的校验信息进行累加计算，得到累加结果，基于所述累加结果作出硬判决得到校验结果并发送给所述控制模块；将所述累加结果减去当前校验节点的校验信息得到更新后的检验信息；将所述更新后的校验信息作为新的更新前的校验信息存储在所述存储模块中，并重复执行累加计算的步骤，直到迭代译码结束；

当所述校验节点运算模块迭代译码结束后，得到判决结果，将所述判决结果输入给所述输出缓存模块；

所述输出缓存模块，用于存储所述判决结果，并输出译码信息。

进一步地，所述Polar编码器包括二进制数据处理单元、多个异或单元、地址选择器和RAM存储模块：

所述二进制数据处理单元，用于获取待处理二进制数据，并按照预设长度对所述待处理二进制数据进行划分，获取目标二进制数据发送给所述异或单元；所述目标二进制数据携带有顺序标识；

所述异或单元，用于获取所述二进制数据处理单元发送的二进制数据，并对每一所述二进制数据的奇数位及其相邻偶数位进行异或处理，得到异或处理数据并存储在地址选择器中；

所述地址选择器，用于基于读取顺序从所述RAM存储模块中选择目标RAM，当所述目标二进制数据携带有顺序标识与所述读取顺序匹配，则将所述顺序标识对应的异或处理数据确定为目标处理数据并发送给目标RAM；

所述RAM存储模块，用于将所述目标处理数据和所述目标RAM中的地址进行R _N 变换，得到奇偶位比特并发送给所述地址选择器；

所述地址选择器，用于对所述奇偶位比特进行处理并更新，对更新后的奇偶位比特进行计算，得到计算结果并输出。

进一步地，所述Polar译码器包括信息存储模块、S值计算模块、信道似然比节点运算模块、第三控制模块、度量值计算模块、状态存储模块和CRC路径计算选择模块；

所述信息存储模块，用于存储初始信道似然比信息供所述信道似然比节点运算模块调用；

所述S值计算模块，用于计算所述信道似然比节点运算模块做g运算所需的信道似然比信息；

所述状态存储模块，用于存储当前比特序号值并发送给所述信道似然比节点运算模块；

所述信道似然比节点运算模块，用于根据所述状态存储模块发送的当前比特序号值判断对所述初始信道似然比信息做f运算还是g运算，当做f运算，则将f运算得到的计算信道似然比信息作为新的初始信道似然比信息发送给信息存储模块存储，当做g运算，则将g运算得到的计算信道似然比信息作为新的初始信道似然比信息发送给信息存储模块存储；

所述第三控制模块，用于控制所述节点运算模块进行迭代译码和所述信息存储模块的数据输入和输出；

所述度量值计算模块，用于获取所述节点运算模块发送的N个候选路径和每一候选路径对应的计算信道似然比信息，并基于每一所述候选路径对应的计算信道似然比信息计算每一路径的度量值；将计算得到的所有所述度量值按照由小到大的顺序依次输入给CRC路径计算选择模块；

所述CRC路径计算选择模块，用于获取所述节点运算模块发送的N个候选路径，并对接收的每一候选路径上的信息比特进行校验，若校验通过则保留该候选路径，若校验失败则将该候选路径的度量值置为最大值，若所有候选路径都校验失败则停止译码。

进一步地，所述信道似然比节点运算模块包括k级译码单元；

若当前译码单元的前级译码单元的调用次数小于预设次数，则对所述前级译码单元进行重复调用。

本发明提供的一种适用于低轨卫星宽带通信的加速器，通过将LDPC编码器中的循环编码部分采用并行计算及循环移位的方法提高了编码的吞吐率同时减少了数据存储量；LDPC译码器采用了块交错与部分并行译码器相结合的方式，提高吞吐率、降低处理延时、节省资源；Polar译码器通过多保存一些译码路径来保证译码性能的正确性，同时也通过牺牲较少的信息比特使用CRC对信息进行冗余校验，在译码后采用CRC路径计算选择模块以实现CRC辅助译码，并采用基于流水的折叠结构，即当前译码单元的前级译码单元的调用次数小于预设次数，则对所述前级译码单元进行重复调用，以较小的时延减少资源的占用，提高高速通信质量。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明一种适用于低轨卫星宽带通信的加速器的原理图。

图2为本发明一种适用于低轨卫星宽带通信的加速器中LDPC编码器的原理图。

图3为本发明一种适用于低轨卫星宽带通信的加速器中LDPC译码器的实现框图。

图4为本发明一种适用于低轨卫星宽带通信的加速器中Polar编码器的原理图。

图5为本发明一种适用于低轨卫星宽带通信的加速器中Polar译码器的原理图。

图6为图5中Polar译码器中分布式CRC交织过程的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1

如图1所示，本发明提供一种适用于低轨卫星宽带通信的加速器，包括LDPC编码器、LDPC译码器、Polar编码器和Polar译码器。

当选择传输信道传输数据时，则通过LDPC编码器编码、LDPC译码器译码。当选择控制信道传输数据时，则通过Polar编码器编码、Polar译码器译码。

LDPC编码器，用于获取N路并行的原始数据和原始比特；对原始数据进行循环编码处理，生成校验位；将校验位与预先存储的数据进行异或处理，得到校验比特；将校验比特和原始比特进行拼接，得到帧数据。

其中，原始数据指需要进行LDPC编码的数据。原始比特指输入LDPC编码器的比特值。

LDPC译码器，用于获取帧数据对应的软信息，并对软信息进行初始化得到初始化值；对初始化值和更新前的变量信息进行第一差值计算得到更新前的校验节点信息，并对更新前的校验节点信息进行绝对值运算，然后对绝对值进行第二差值计算；基于第二差值进行原码到补码的转换。

Polar编码器，用于获取待处理二进制数据，并按照预设长度对待处理二进制数据进行划分，获取目标二进制数据；对每一目标二进制数据的奇数位及其相邻偶数位进行异或处理，得到异或处理数据；基于异或处理数据选择目标RAM，将异或处理数据和目标RAM中的地址进行R _N 变换，得到奇偶位比特，并对奇偶位比特进行计算，得到计算结果并输出。

其中，待处理二进制数据指需要进行Polar编码的二进制数据。

Polar译码器，用于通过译码单元对初始信道似然比信息进行译码运算，并通过分布式CRC辅助译码，若当前译码单元的前级译码单元的调用次数小于预设次数，则对前级译码单元进行重复调用，得到N个候选路径，并对接收的每一候选路径上的信息比特进行校验，若校验通过则保留该候选路径，若校验失败则将该候选路径的度量值置为最大值，若所有候选路径都校验失败则停止译码。

进一步地，如图2所示，LDPC编码器包括输入组帧模块、第一输入缓存模块、第一控制模块，循环编码模块和输出组帧模块。

输入组帧模块，用于接收N路并行的原始数据和原始比特；将原始比特发送给输出组帧模块；并按照数据流的顺序对每一路原始数据进行组帧，生成待编码数据并发送给输入缓存模块。

第一输入缓存模块，用于接收输入组帧模块发送的待编码数据并存储，当输入缓存模块存满后，生成存满标识并发送给第一控制模块；同时将存储的待编码数据发送给循环编码模块。

第一控制模块，用于接收第一输入缓存模块发送的存满标识，并基于存满标识启动循环编码模块；还用于控制循环编码模块进行循环编码。

循环编码模块，用于对输入缓存模块发送的待编码数据进行LDPC码编码，并生成校验比特发送给输出组帧模块。

输出组帧模块，用于获取输入组帧模块发送的原始比特和循环编码模块发送的校验比特，并将原始比特和校验比特进行拼接得到帧数据并输出。

进一步地，第一输入缓存模块采用乒乓RAM架构，包括PingRAM和PongRAM。

进一步地，循环编码模块包括循环移位寄存器组和缓存单元。

循环移位寄存器组包括多个循环移位寄存器Shift，用于按照数据划分原则，对第一输入缓存模块发送的待编码数据进行分组，并通过每一循环移位寄存器对分组后的待编码数据进行计算，获取每一组待编码数据对应的校验位并发送给缓存单元。

缓存单元，用于接收循环移位寄存器组发送的检验位，并对校验位进行更新。

当循环移位寄存器组完成对所有待编码数据的编码后，生成编码结束标识并发送给第一控制模块，以使第一控制模块生成编码复位信号，控制循环移位寄存器组进行复位。

进一步地，循环移位寄存器组包括n行2列循环移位寄存器Shift。

通过每一循环移位寄存器对分组后的待编码数据进行计算，获取每一组待编码数据对应的校验位并发送给缓存单元，包括：

对分组后的每一组待编码数据与各自对应的循环移位寄存器中的编码矩阵相乘，并将每次相乘的结果按列异或得到校验位，并发送给缓存单元。

进一步地，缓存单元，用于接收循环移位寄存器组发送的检验位，并对校验位进行更新，包括：

缓存单元，用于接收循环移位寄存器组发送的检验位，并将校验位与缓存单元存储的数据进行异或处理，完成更新。

进一步地，如图3所示，LDPC译码器包括第二输入缓存模块、第二控制模块、校验节点运算模块、存储模块、变量节点运算模块和输出缓存模块。

第二输入缓存模块，用于获取帧数据对应的软信息，并对软信息进行初始化得到初始化值；将初始化值发送给第二控制模块和校验节点运算模块。

第二控制模块，用于接收第二输入缓存模块发送的初始化值，并控制校验节点运算模块和变量节点运算模块进行迭代译码；控制存储模块中存储数据的输入和输出；控制校验节点运算模块和变量节点运算模块之间进行数据传输。

存储模块，用于获取第二控制模块发送的选择信号，并根据选择信号选择将存储模块中存储的更新前的变量信息发送给校验节点运算模块，或者选择更新前的校验信息发送给变量节点运算模块。

校验节点运算模块，用于接收存储模块发送的更新前的变量信息；并基于更新前的变量信息进行原码到补码的转换，得到更新后的变量信息；将更新后的变量信息作为新的更新前变量信息存储在存储模块中，并重复执行原码到补码的转换的步骤，直到迭代译码结束。

具体地，基于更新前的变量信息进行原码到补码的转换，得到更新后的变量信息具体为：对更新前的变量信息进行差值计算并对差值取绝对值；当最小的绝对值的索引为当前路径数据索引，则选取绝对值中的次小值进行原码到补码的转换，得到更新后的变量信息；当最小的绝对值的索引不为当前路径数据索引，则选取绝对值中的最小值进行原码到补码的转换，得到更新后的变量信息。当第一次译码结束时，则通过判决结果使能确定是否需要继续进行原码到补码的转换，若没有达到迭代停止条件或者译码没有结束，则根据判决结果使能继续执行原码到补码的转换的步骤，若达到迭代停止条件或者译码结束，则停止译码。

变量节点运算模块，用于接收第二输入缓存模块输出的初始化值和存储模块发送的更新前的校验信息；基于初始值和更新前的校验信息进行累加计算，得到累加结果，基于累加结果作出硬判决得到校验结果并发送给控制模块；将累加结果减去当前校验节点的校验信息得到更新后的检验信息；将更新后的校验信息作为新的更新前的校验信息存储在存储模块中，并重复执行累加计算的步骤，直到迭代译码结束。

当校验节点运算模块迭代译码结束后，得到判决结果，将判决结果输入给输出缓存模块。

输出缓存模块，用于存储判决结果，并输出译码信息。

进一步地，如图4所示，Polar编码器包括二进制数据处理单元、多个异或单元、地址选择器和RAM存储模块：

二进制数据处理单元，用于获取待处理二进制数据，并按照预设长度对待处理二进制数据进行划分，获取目标二进制数据发送给异或单元；目标二进制数据携带有顺序标识。其中，待处理二进制数据可以为16位、32位、64位和128位中的任意一种，具体可根据实际情况确定，在此不做限定。本实施例以如图4所示的32位的待处理二进制数据为例进行说明。需要说明的是，若本实施例中的待处理二进制数据大于32位（即为64位或128位），则需要以32位为单位将64位待处理二进制数据划分为2个32位的待处理二进制数据，128位待处理二进制数据划分为4个32位的待处理二进制数据。

异或单元，用于获取二进制数据处理单元发送的二进制数据，并对每一二进制数据的奇数位及其相邻偶数位进行异或处理，得到异或处理数据并存储在地址选择器中。

地址选择器，用于基于读取顺序从RAM存储模块中选择目标RAM，当目标二进制数据携带有顺序标识与读取顺序匹配，则将顺序标识对应的异或处理数据确定为目标处理数据并发送给目标RAM。

RAM存储模块，用于将目标处理数据和目标RAM中的地址进行R _N 变换，得到奇偶位比特并发送给地址选择器。

地址选择器，用于对奇偶位比特进行处理并更新，对更新后的奇偶位比特进行计算，得到计算结果并输出。

进一步地，如图5所示，Polar译码器包括信息存储模块、S值计算模块、信道似然比节点运算模块、第三控制模块、度量值计算模块、状态存储模块和CRC路径计算选择模块。

信息存储模块，用于存储初始信道似然比信息供信道似然比节点运算模块调用。

S值计算模块，用于计算信道似然比节点运算模块做g运算所需的信道似然比信息。

状态存储模块，用于存储当前比特序号值并发送给信道似然比节点运算模块。

信道似然比节点运算模块，用于根据状态存储模块发送的当前比特序号值判断对初始信道似然比信息做f运算还是g运算，当做f运算，则将f运算得到的计算信道似然比信息作为新的初始信道似然比信息发送给信息存储模块存储，当做g运算，则将g运算得到的计算信道似然比信息作为新的初始信道似然比信息发送给信息存储模块存储。

其中，初始信道似然比信息指需要信道似然比节点运算模块计算的信道似然比信息。计算信道似然比信息指做f运算或g运算的信道似然比信息。

第三控制模块，用于控制节点运算模块进行迭代译码和信息存储模块的数据输入和输出。

度量值计算模块，用于获取节点运算模块发送的N个候选路径和每一候选路径对应的计算信道似然比信息，并基于每一候选路径对应的计算信道似然比信息计算每一路径的度量值；将计算得到的所有度量值按照由小到大的顺序依次输入给CRC路径计算选择模块。

CRC路径计算选择模块，用于获取节点运算模块发送的N个候选路径，并对接收的每一候选路径上的信息比特进行校验，若校验通过则保留该候选路径，若校验失败则将该候选路径的度量值置为最大值，若所有候选路径都校验失败则停止译码。

进一步地，信道似然比节点运算模块包括k级译码单元。

若当前译码单元的前级译码单元的调用次数小于预设次数，则对前级译码单元进行重复调用。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种适用于低轨卫星宽带通信的加速器，其特征在于，包括LDPC编码器、LDPC译码器、Polar编码器和Polar译码器；

当选择传输信道传输数据时，则通过LDPC编码器编码、LDPC译码器译码；当选择控制信道传输数据时，则通过Polar编码器编码、Polar译码器译码；

所述LDPC编码器，用于获取N路并行的原始数据和原始比特；对所述原始数据进行循环编码处理，生成校验位；将所述校验位与预先存储的数据进行异或处理，得到校验比特；将所述校验比特和所述原始比特进行拼接，得到帧数据；

所述LDPC译码器，用于获取所述帧数据对应的软信息，并对所述软信息进行初始化得到初始化值；对所述初始化值和更新前的变量信息进行第一差值计算得到更新前的校验节点信息，并对所述更新前的校验节点信息进行绝对值运算，然后对所述绝对值进行第二差值计算；基于所述第二差值进行原码到补码的转换；

所述Polar编码器，用于获取待处理二进制数据，并按照预设长度对所述待处理二进制数据进行划分，获取目标二进制数据；对每一所述目标二进制数据的奇数位及其相邻偶数位进行异或处理，得到异或处理数据；基于所述异或处理数据选择目标RAM，将所述异或处理数据和所述目标RAM中的地址进行R _N 变换，得到奇偶位比特，并对所述奇偶位比特进行计算，得到计算结果并输出；

所述Polar译码器，用于通过译码单元对初始信道似然比信息进行译码运算，并通过分布式CRC辅助译码，若当前译码单元的前级译码单元的调用次数小于预设次数，则对所述前级译码单元进行重复调用，得到N个候选路径，并对接收的每一候选路径上的信息比特进行校验，若校验通过则保留该候选路径，若校验失败则将该候选路径的度量值置为最大值，若所有候选路径都校验失败则停止译码。

2.根据权利要求1所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述LDPC编码器包括输入组帧模块、第一输入缓存模块、第一控制模块、循环编码模块和输出组帧模块；

所述输入组帧模块，用于接收N路并行的原始数据和原始比特；将所述原始比特发送给所述输出组帧模块；并按照数据流的顺序对每一路原始数据进行组帧，生成待编码数据并发送给所述输入缓存模块；

所述第一输入缓存模块，用于接收所述输入组帧模块发送的待编码数据并存储，当所述输入缓存模块存满后，生成存满标识并发送给所述第一控制模块；同时将存储的所述待编码数据发送给所述循环编码模块；

所述第一控制模块，用于接收所述第一输入缓存模块发送的存满标识，并基于所述存满标识启动所述循环编码模块；还用于控制所述循环编码模块进行循环编码；

所述循环编码模块，用于对所述输入缓存模块发送的待编码数据进行LDPC码编码，并生成校验比特发送给所述输出组帧模块；

所述输出组帧模块，用于获取所述输入组帧模块发送的原始比特和所述循环编码模块发送的校验比特，并将所述原始比特和所述校验比特进行拼接得到帧数据并输出。

3.根据权利要求2所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述第一输入缓存模块采用乒乓RAM架构。

4.根据权利要求2所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述循环编码模块包括循环移位寄存器组和缓存单元；

所述循环移位寄存器组包括多个循环移位寄存器，用于按照数据划分原则，对所述第一输入缓存模块发送的待编码数据进行分组，并通过每一循环移位寄存器对分组后的待编码数据进行计算，获取每一组待编码数据对应的校验位并发送给所述缓存单元；

所述缓存单元，用于接收所述循环移位寄存器组发送的检验位，并对所述校验位进行更新；

当所述循环移位寄存器组完成对所有待编码数据的编码后，生成编码结束标识并发送给所述第一控制模块，以使所述第一控制模块生成编码复位信号，控制所述循环移位寄存器组进行复位。

5.根据权利要求4所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述循环移位寄存器组包括n行2列循环移位寄存器；

所述通过每一循环移位寄存器对分组后的待编码数据进行计算，获取每一组待编码数据对应的校验位并发送给所述缓存单元，包括：

对分组后的每一组待编码数据与各自对应的循环移位寄存器中的编码矩阵相乘，并将每次相乘的结果按列异或得到校验位，并发送给所述缓存单元。

6.根据权利要求4所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述缓存单元，用于接收所述循环移位寄存器组发送的检验位，并对所述校验位进行更新，包括：

所述缓存单元，用于接收所述循环移位寄存器组发送的检验位，并将所述校验位与所述缓存单元存储的数据进行异或处理，完成更新。

7.根据权利要求1所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述LDPC译码器包括第二输入缓存模块、第二控制模块、校验节点运算模块、存储模块、变量节点运算模块和输出缓存模块；

所述第二输入缓存模块，用于获取所述帧数据对应的软信息，并对所述软信息进行初始化得到初始化值；将所述初始化值发送给所述第二控制模块和校验节点运算模块；

所述第二控制模块，用于接收所述第二输入缓存模块发送的初始化值，并控制所述校验节点运算模块和所述变量节点运算模块进行迭代译码；控制所述存储模块中存储数据的输入和输出；控制所述校验节点运算模块和所述变量节点运算模块之间进行数据传输；

所述存储模块，用于获取所述第二控制模块发送的选择信号，并根据所述选择信号选择将存储模块中存储的更新前的变量信息发送给所述校验节点运算模块，或者选择更新前的校验信息发送给所述变量节点运算模块；

所述校验节点运算模块，用于接收所述存储模块发送的更新前的变量信息；并基于所述更新前的变量信息进行原码到补码的转换，得到更新后的变量信息；将所述更新后的变量信息作为新的更新前变量信息存储在所述存储模块中，并重复执行原码到补码的转换的步骤，直到迭代译码结束；

所述变量节点运算模块，用于接收所述第二输入缓存模块输出的初始化值和所述存储模块发送的所述更新前的校验信息；基于所述初始值和所述更新前的校验信息进行累加计算，得到累加结果，基于所述累加结果作出硬判决得到校验结果并发送给所述控制模块；将所述累加结果减去当前校验节点的校验信息得到更新后的检验信息；将所述更新后的校验信息作为新的更新前的校验信息存储在所述存储模块中，并重复执行累加计算的步骤，直到迭代译码结束；

当所述校验节点运算模块迭代译码结束后，得到判决结果，将所述判决结果输入给所述输出缓存模块；

所述输出缓存模块，用于存储所述判决结果，并输出译码信息。

8.根据权利要求1所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述Polar编码器包括二进制数据处理单元、多个异或单元、地址选择器和RAM存储模块：

所述二进制数据处理单元，用于获取待处理二进制数据，并按照预设长度对所述待处理二进制数据进行划分，获取目标二进制数据发送给所述异或单元；所述目标二进制数据携带有顺序标识；

所述异或单元，用于获取所述二进制数据处理单元发送的二进制数据，并对每一所述二进制数据的奇数位及其相邻偶数位进行异或处理，得到异或处理数据并存储在地址选择器中；

所述地址选择器，用于基于读取顺序从所述RAM存储模块中选择目标RAM，当所述目标二进制数据携带有顺序标识与所述读取顺序匹配，则将所述顺序标识对应的异或处理数据确定为目标处理数据并发送给目标RAM；

所述RAM存储模块，用于将所述目标处理数据和所述目标RAM中的地址进行R _N 变换，得到奇偶位比特并发送给所述地址选择器；

所述地址选择器，用于对所述奇偶位比特进行处理并更新，对更新后的奇偶位比特进行计算，得到计算结果并输出。

9.根据权利要求1所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述Polar译码器包括信息存储模块、S值计算模块、信道似然比节点运算模块、第三控制模块、度量值计算模块、状态存储模块和CRC路径计算选择模块；

所述信息存储模块，用于存储初始信道似然比信息供所述信道似然比节点运算模块调用；

所述S值计算模块，用于计算所述信道似然比节点运算模块做g运算所需的信道似然比信息；

所述状态存储模块，用于存储当前比特序号值并发送给所述信道似然比节点运算模块；

所述信道似然比节点运算模块，用于根据所述状态存储模块发送的当前比特序号值判断对所述初始信道似然比信息做f运算还是g运算，当做f运算，则将f运算得到的计算信道似然比信息作为新的初始信道似然比信息发送给信息存储模块存储，当做g运算，则将g运算得到的计算信道似然比信息作为新的初始信道似然比信息发送给信息存储模块存储；

所述第三控制模块，用于控制所述节点运算模块进行迭代译码和所述信息存储模块的数据输入和输出；

所述度量值计算模块，用于获取所述节点运算模块发送的N个候选路径和每一候选路径对应的计算信道似然比信息，并基于每一所述候选路径对应的计算信道似然比信息计算每一路径的度量值；将计算得到的所有所述度量值按照由小到大的顺序依次输入给CRC路径计算选择模块；

所述CRC路径计算选择模块，用于获取所述节点运算模块发送的N个候选路径，并对接收的每一候选路径上的信息比特进行校验，若校验通过则保留该候选路径，若校验失败则将该候选路径的度量值置为最大值，若所有候选路径都校验失败则停止译码。

10.根据权利要求9所述的一种适用于低轨卫星宽带通信的加速器，其特征在于，所述信道似然比节点运算模块包括k级译码单元；

若当前译码单元的前级译码单元的调用次数小于预设次数，则对所述前级译码单元进行重复调用。

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