CN110830166B - 联合检测译码方法、装置、计算机设备及存储介质 - Google Patents

联合检测译码方法、装置、计算机设备及存储介质 Download PDF

Info

Publication number
CN110830166B
CN110830166B CN201911052788.XA CN201911052788A CN110830166B CN 110830166 B CN110830166 B CN 110830166B CN 201911052788 A CN201911052788 A CN 201911052788A CN 110830166 B CN110830166 B CN 110830166B
Authority
CN
China
Prior art keywords
decoding
sequence
path
target
candidate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911052788.XA
Other languages
English (en)
Other versions
CN110830166A (zh
Inventor
焦健
梁可欣
冯博文
吴绍华
张钦宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Graduate School Harbin Institute of Technology
Peng Cheng Laboratory
Original Assignee
Shenzhen Graduate School Harbin Institute of Technology
Peng Cheng Laboratory
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Graduate School Harbin Institute of Technology, Peng Cheng Laboratory filed Critical Shenzhen Graduate School Harbin Institute of Technology
Priority to CN201911052788.XA priority Critical patent/CN110830166B/zh
Publication of CN110830166A publication Critical patent/CN110830166A/zh
Application granted granted Critical
Publication of CN110830166B publication Critical patent/CN110830166B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H04L1/0048—Decoding adapted to other signal detection operation in conjunction with detection of multiuser or interfering signals, e.g. iteration between CDMA or MIMO detector and FEC decoder
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1125—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using different domains for check node and bit node processing, wherein the different domains include probabilities, likelihood ratios, likelihood differences, log-likelihood ratios or log-likelihood difference pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2945—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using at least three error correction codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

本申请公开了一种联合检测译码方法、装置、计算机设备及存储介质，涉及通信技术领域，该联合检测译码方法，包括：获取待进行译码的目标序列，针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果；其中，n次译码处理中的第m次译码处理包括：生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，获取按照目标译码路径对目标序列进行译码后得到的译码序列，当m小于n时，获取译码序列对应的软信息，根据软信息计算目标序列对应的先验符号概率；当m＝n时，输出译码序列；其中，m为小于等于n的正整数。本申请提供的联合检测译码方法可以提高译码性能。

Description

联合检测译码方法、装置、计算机设备及存储介质
技术领域
本申请涉及通信技术领域，特别是涉及一种联合检测译码方法、装置、计算机设备及存储介质。
背景技术
SCMA(英文：Sparse Code Multiple Access；中文：稀疏码分多址)技术是一种面向5G(英文：5th generation mobile networks；简称：第五代移动通信技术)的非正交多址技术，其中，SCMA技术可以支持海量连接，且具有较高的频谱效率。
在实际应用中，SCMA技术需要级联信道编码技术来提高服务性能。现有技术提出了一种将SC(英文：Successive Cancellation；简称：SC)码与SCMA技术结合形成基于SC-SCMA系统的联合检测译码方法，该方法是：对接收到的信号先做SCMA检测，然后对检测得到的软信息采用SC译码算法进行译码，并输出译码结果。
然而，上述方法中，SC译码算法为单路径算法，当译码路径中某个比特译码错误时，后续的比特译码也有可能会出错，这样的“误码扩散”将降低译码性能。
发明内容
基于此，有必要对于上述存在的译码性能较低的问题，提供一种联合检测译码方法、装置、计算机设备及存储介质。
第一方面，本申请实施例提供了一种联合检测译码方法，该方法包括：
获取待进行译码的目标序列，针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果；
其中，n次译码处理中的第m次译码处理，包括：
生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，目标译码路径为多个候选译码路径中可靠度最高的候选译码路径，获取按照目标译码路径对目标序列进行译码后得到的译码序列，当m小于n时，获取译码序列对应的软信息，软信息用于指示译码序列中的每个比特译码为0或译码为1的概率，根据软信息计算目标序列对应的先验符号概率，先验符号概率用于在第m+1次译码处理过程中生成第m+1组LLR，当m＝n时，输出译码序列；其中，m为小于等于n的正整数。
在本申请的一个实施例中，当m＝1时，生成第m组对数似然比LLR，包括：
确定目标序列中的每个比特的初始对数似然比LLR；
将目标序列中的每个比特的初始LLR获取为第m组对数似然比LLR。
在本申请的一个实施例中，根据第m组LLR从多个候选译码路径中确定目标译码路径，包括：
根据目标序列确定候选译码路径；
根据第m组LLR计算各候选译码路径的可靠性；
将可靠性最高的候选译码路径确定为目标译码路径。
在本申请的一个实施例中，获取译码序列对应的软信息，包括：
计算译码序列中的每个比特的度量值，度量值用于表示比特译码为1或者译码为0的概率；
根据译码序列中的每个比特的度量值计算译码序列中的每个比特的软信息；
根据译码序列中的每个比特的软信息得到译码序列对应的软信息。
在本申请的一个实施例中，将可靠性最高的候选译码路径确定为目标译码路径，包括：
对可靠性最高的候选译码路径对应的译码序列进行循环冗余CRC校验，若可靠性最高的候选译码路径对应的译码序列通过CRC校验，则将可靠性最高的候选译码路径作为目标译码路径。
在本申请的一个实施例中，该方法还包括：若可靠性最高的候选译码路径对应的译码序列未通过CRC校验，则分别对多个候选译码路径对应的译码序列进行CRC校验，并将通过校验的译码路径中可靠度最高的候选译码路径作为目标译码路径。
第二方面，本申请实施例提供了一种联合检测译码装置，该装置包括：
获取模块，用于获取待进行译码的目标序列；
循环处理模块，用于针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果；
其中，n次译码处理中的第m次译码处理，包括：
生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，目标译码路径为多个候选译码路径中可靠度最高的候选译码路径，获取按照目标译码路径对目标序列进行译码后得到的译码序列，当m小于n时，获取译码序列对应的软信息，软信息用于指示译码序列中的每个比特译码为0或译码为1的概率，根据软信息计算目标序列对应的先验符号概率，先验符号概率用于在第m+1次译码处理过程中生成第m+1组LLR，当m＝n时，输出译码序列；其中，m为小于等于n的正整数。
在本申请的一个实施例中，循环处理模块还用于确定目标序列中的每个比特的初始对数似然比LLR；将目标序列中的每个比特的初始LLR获取为第m组对数似然比LLR。
第三方面，提供了一种计算机设备，包括存储器和处理器，该存储器存储有计算机程序，该计算机程序被该处理器执行时实现上述第一方面的任一方法的步骤。
第四方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述第一方面的任一方法的步骤。
本申请实施例提供的技术方案带来的有益效果至少包括：
译码器可以获取待进行译码的目标序列，针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果，其中，译码器执行n次译码处理中的第m次译码处理的过程包括：译码器生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，根据目标译码路径获取译码序列，当m小于n时，译码器可以获取译码序列对应的软信息，并根据软信息计算目标序列对应的先验符号概率，先验符号概率可以用于在下一次译码处理(即第m+1次译码处理)过程中生成第m+1组LLR。当m等于n，即最后一次译码处理时，译码器从多个候选路径中确定目标译码路径对应的译码序列作为目标序列的译码结果。由此可知，相比于现有技术的单译码路径，本申请实施例是将多个候选译码路径中路径可靠度最高的候选译码路径对应的译码序列作为译码结果，因此译码序列的准确度更高，提高了译码性能。
附图说明
图1为本申请实施例提供的联合检测译码方法的实施环境的示意图；
图2为本申请实施例提供的一种译码器的内部结构图；
图3为本申请实施例提供的一种联合检测译码方法的流程图；
图4为本申请实施例提供的一种第m次译码处理的流程图；
图5为本申请实施例提供的一种获取目标译码路径的流程图；
图6为本申请实施例提供的一种获取软信息的流程图；
图7为本申请实施例提供的一种仿真示意图一；
图8为本申请实施例提供的一种仿真示意图二；
图9为本申请实施例提供的一种仿真示意图三；
图10为本申请实施例提供的一种仿真示意图四；
图11为本申请实施例提供的一种联合检测译码装置的框图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
非正交多址接入(英文：Non-orthogonal Multiple Access；简称：NOMA)技术是一种面向5G的编码技术，其不但具有较高的频谱效率增益，还可以有效的支持海量连接，目前，主流的非正交多址接入技术主要分为两种，一种是基于功率域复用的技术，例如：PD-NOMA(英文：Power Domain Non-orthgonal Multiple Access；简称：PD-NOMA)技术；另一种是基于码域复用的技术，例如SCMA技术。
其中，SCMA技术是一种码域非正交多址接入技术，通过对多层稀疏码装置在码域和时域中复用提高系统对多用户接入的服务能力。在实际应用中，SCMA技术需要级联信道编码技术来提高服务性能。现有技术提出了一种将SC码(英文：Successive Cancellation；简称：SC)与SCMA技术结合形成基于SC-SCMA系统的联合检测译码方法，其中，SC码是一种基于连续干扰消除的译码方案，该联合检测译码方法是：对接收到的信号先做SCMA检测，然后对检测得到的软信息采用SC译码算法进行译码，并输出译码结果。
然而，上述方法中，SC译码算法为单路径算法，当译码路径中某个比特译码错误时，后续的比特译码也有可能会出错，这样的“误码扩散”将降低译码性能。
本申请实施例提供的联合检测译码方法、装置、计算机设备及存储介质，可以提高译码性能。该联合检测译码方法中，译码器可以获取待进行译码的目标序列，针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果，其中，译码器执行n次译码处理中的第m次译码处理的过程包括：译码器生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，根据目标译码路径获取译码序列，当m小于n时，译码器可以获取译码序列对应的软信息，并根据软信息计算目标序列对应的先验符号概率，先验符号概率可以用于在下一次译码处理(即第m+1次译码处理)过程中生成第m+1组LLR。当m等于n，即最后一次译码处理时，译码器从多个候选路径中确定目标译码路径对应的译码序列作为目标序列的译码结果。由此可知，相比于现有技术的单译码路径，本申请实施例是将多个候选译码路径中路径可靠度最高的候选译码路径对应的译码序列作为译码结果，因此译码序列的准确度更高，提高了译码性能。
下面，将对本申请实施例提供的联合检测译码方法所涉及到的实施环境进行简要说明。
请参考图1，图1是本申请实施例提供的联合检测译码方法所涉及到的一种实施环境的示意图，如图1所示，该实施环境包括发送端和接收端，发送端用于向接收端发送通信数据，其中，接收端具有极化码-SCMA联合译码器，极化码-SCMA联合译码器可以包括SCMA检测模块和极化码译码模块。发送端具有可以进行极化码编码和SCMA编码的编码器。
其中，发送端对通信数据进行极化码编码之后，再进行SCMA编码，然后将SCMA编码后的比特序列发送给接收端，接收端接收到该比特序列之后，先对该比特序列进行SCMA检测，然后将检测得到的对数似然比LLR(英文：Log-likelihood ratio；中文：对数似然比)在SCMA检测模块和极化码译码模块中迭代更新，完成联合检测与译码方案，提升极化码-SCMA系统的译码性能。
在本申请的一个实施例中，发送端可以是用户设备UE(英文：User Equipment，中文：用户设备)，接收端可以是基站。或者，发送端可以是基站，接收端可以是UE。发送端与接收端在数据传输过程中可以进行角色互换，即发送端可以作为接收端接收通信数据，相应的，接收端也可以作为发送端发送通信数据。
在本申请的另一个实施例中，提供了一种译码器，该译码器的内部结构图可以如图2所示。该译码器包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该译码器的处理器用于提供计算和控制能力。该译码器的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该译码器的数据库用于存储一种联合检测译码装置，该联合检测译码装置用于实现一种联合检测译码方法。该译码器的网络接口用于与外部的发送端通过网络连接通信。该计算机程序被处理器执行时以实现一种联合检测译码方法。
图2中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的终端的限定，具体的终端可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
请参考图3，其示出了本申请实施例提供的一种联合检测译码方法的流程图，该联合检测译码方法可以应用于图1所示的接收端中。如图3所示，该联合检测译码方法可以包括以下步骤：
步骤301、译码器获取待进行译码的目标序列。
本申请实施例中，发送端发送的通信数据经过极化码编码和SCMA编码之后成为比特序列，发送端将比特序列发送给接收端，接收端接收到该比特序列并对该比特序列进行译码，其中该比特序列即待进行译码的目标序列。接受端设置有译码器，译码器可以通过接收端获取目标序列。
步骤302、译码器针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果。
本申请实施例中，译码器包括极化码译码模块和SCMA检测模块，可选的，如图4所示，译码器对目标序列循环执行n次译码处理中的第m次译码处理的过程可以包括以下步骤：
步骤401、SCMA检测模块生成第m组对数似然比LLR。
其中，SCMA检测模块可以根据第m-1组LLR和第m-1组先验符号概率生成第m组LLR。具体的，第m-1组先验符号概率可以对第m-1组LLR进行修正，得到修正后的第m组LLR。
本申请实施例中，先验符号概率的获取过程在下文进行叙述。
可选的，在进行第一次译码处理时，SCMA检测模块并不能获得先验符号概率，在这种情况下，当m＝1时，生成第m组LLR的过程可以是：针对目标序列中的每个比特，SCMA检测模块可以采用Max-log-MPA算法计算出每个比特对应的初始对数似然比LLR，SCMA检测模块可以将每个比特对应的初始LLR组合起来形成第m组LLR，即第一组LLR。
可选的，SCMA检测模块可以将第m组LLR发送给极化码译码模块。
步骤402、极化码译码模块根据第m组LLR从多个候选路径中确定目标译码路径。
其中，目标译码路径为多个候选译码路径中可靠度最高的候选译码路径。
可选的，极化码译码模块可以采用SSCL(英文：Soft Successive CancellationList；中文：软信息连续消除列表)译码算法。SSCL算法可以看作是搜索宽度为L的译码树上深度优先搜索算法。其中L表示候选译码路径的数量，本申请实施例中可以人为设置L值。
本申请实施例中，如图5所示，极化码译码模块根据第m组LLR从多个候选路径中确定目标译码路径的过程可以包括以下步骤：
步骤501、极化码译码模块根据目标序列确定多个候选译码路径。
本申请实施例中，每个目标序列包括N个比特，以目标序列为二进制序列为例，那么每个比特可能译码为0或者译码为1，那么对该N个比特进行译码时，最多可能出现2N种候选译码路径。由于候选译码路径过多，会导致运算速度下降且造成资源浪费。
为了解决这个问题，本申请实施例中，可以人为设定L值，例如L＝4，表示译码每个比特时，只保留四条候选译码路径。译码第一个比特时，有两条候选路径，译码第二个比特时有四条候选路径，译码第三个比特时，有8条候选路径，那么在译码第三个比特时，需要对8条候选路径进行筛选，从中筛选出4条候选路径，剩余的四条候选路径被舍弃。译码第四个比特时，再次对应8条候选路径，相应的进行再次筛选，从中选出4条候选路径，以此类推，在对每个比特进行译码时，仅保留4条候选路径，当最后一个比特译码完成后，只保留4条候选路径作为候选译码路径。本申请实施例中，对每个比特译码时，L条候选路径的筛选过程在下文叙述。
本申请实施例中，对目标序列进行译码之后，可以保留L条候选译码路径。
步骤502、极化码译码模块根据第m组LLR计算各候选译码路径的可靠性。
本申请实施例中，提出候选译码路径的路径度量值的概念，候选译码路径的路径度量值用于衡量译码路径的可靠性，每条候选译码路径的路径度量值可以根据公式(1)计算得到，公式(1)为：
Figure BDA0002255738800000101
其中，
Figure BDA0002255738800000102
表示第m组LLR中第i个比特ui对应的对数似然比LLR，y表示目标序列，
Figure BDA0002255738800000103
表示已经译码的序列，Pr(*)表示该事件成立的概率。
本申请实施例中，可以根据公式(1)计算出L条候选译码路径中的每条候选译码路径的路径度量值。
可选的，本申请实施例中，步骤501中，对每个比特译码时，L条候选路径的筛选过程可以参考步骤502的内容。具体的，可以计算出每条候选路径对应的路径度量值，路径度量值的计算可以参考公式(1)，然后对路径度量值进行排序，将排序在前L位的路径度量值对应的候选路径保留，排序在L位以后的路径度量值对应的候选路径舍弃。
步骤503、极化码译码模块将可靠性最高的候选译码路径确定为目标译码路径。
本申请实施例中，极化码译码器可以将L条候选译码路径中可靠性最高的译码路径确定为目标译码路径，本申请实施例中认为可靠性最高的译码路径对应的译码序列可以最大限度还原发送端发送的比特序列。
可选的，本申请实施例中，当m小于n时，执行步骤403。
当m等于n时，表示译码处理结束，此时，极化码译码模块可以获取目标译码路径对应的译码序列，并将目标译码路径对应的译码序列作为译码结果输出。
步骤403、极化码译码模块根据目标译码路径对应的软信息计算目标序列对应的先验符号概率。
本申请实施例中，极化码译码模块根据目标译码路径对应的译码序列，译码序列可以是根据目标译码路径对目标序列进行译码后得到的。
然后极化码译码模块可以获取译码序列的每个比特的软信息，软信息用于指示译码序列中的每个比特译码为0或者译码为1的概率。其中每个比特对应有一个软信息。在第m次译码处理中，译码序列中的每个比特的软信息可以组成第m组软信息。
可选的，本申请实施例中，如图6所示，极化码译码模块获取译码序列的每个比特的软信息的过程可以包括以下步骤：
步骤601、极化码译码模块计算译码序列中的每个比特的度量值。
可选的，本申请实施例中，提出了在极化码译码模块中建立内部度量值模型，内部度量值模型可以用公式(2)表示，用于计算译码序列中的每个比特的度量值。
Figure BDA0002255738800000111
其中，
Figure BDA0002255738800000112
表示目标译码路径对应的第i个比特ui的度量值，度量值用于表示比特ui译码为1或者译码为0的概率。
步骤602、极化码译码模块根据译码序列中的每个比特的度量值计算译码序列中的每个比特的软信息。
本申请实施例中，比特ui对应的软信息，可以用公式(3)表示，公式(3)为：
Figure BDA0002255738800000121
当步骤501中极化码译码模块根据目标序列确定候选译码路径的过程中，没有任何路径被删除，则对译码序列中的每个有公式(4)如下：
Figure BDA0002255738800000122
然而，在实际情况中，由于SSCL算法中的列表大小不可能无限大，因此，公式(4)并不成立，对公式(4)进行约等变形之后可以得到公式(5)，公式(5)如下：
Figure BDA0002255738800000123
本申请实施例中，结合极化码的信息位和固定位以及公式(5)可以得到每个比特的软信息如公式(6)所示，其中，i∈A，表示比特ui为信息位，此时，比特ui的软信息为
Figure BDA0002255738800000124
表示比特ui为固定位，此时比特ui的软信息为0。
Figure BDA0002255738800000125
步骤603、极化码译码模块根据译码序列中的每个比特的软信息得到译码序列对应的软信息。
本申请实施例中，极化码译码模块可以将译码序列中每个比特的软信息组合起来得到译码序列对应的第m组软信息。
在本申请的一个实施例中，极化码译码模块根据译码序列对应的第m组软信息计算目标序列对应的先验符号概率的过程可以是：
由于SCMA检测模块对应于多维调制算法，而极化码译码模块对应于二进制调制，因此SCMA检测模块与极化码译码模块之间的码长存在转换关系。即极化码译码模块输出的译码序列中的每个比特的软信息需要转换为SCMA检测模块中的每个符号的先验符号概率。以SCMA码本的维数L＝4为例，在进行先验符号概率转换的时候，每log2L个比特转换成一个SCMA符号，其中，j是指SCMA中第j个符号，在极化码译码模块中，第i和第i-1个比特对应的软信息计算得到第j个符号的符号概率，其中，i＝2j，i表示译码序列中的比特数。
在每一次联合检测译码处理过程中，第j个符号的先验符号概率可以根据公式(7)计算得到，公式(7)为：
Figure BDA0002255738800000131
其中，X(j)表示第j个符号的先验符号概率，0≤j≤L-1，j1和j2分别为j的二进制展开形式中最左及最右的比特，L表示SCMA码本的维数。
步骤404、极化码译码模块将目标序列对应的先验符号概率给到SCMA检测模块。
可选的，本申请实施例中，每一次译码处理均会产生一组目标序列对应的先验符号概率，为了便于叙述，可以将第m次译码处理得到的先验符号概率记为第m组先验符号概率，将第m+1次译码处理得到的先验符号概率记为第m+1组先验符号概率，以此类推。
SCMA可以根据第m组先验符号概率对第m组LLR进行修正，得到第m+1组LLR。循环执行步骤401-405，当m＝n时，即循环执行到最后一次时，本申请实施例中，极化码译码器只需要执行到步骤503即根据第n组LLR从多个候选译码路径中选取目标译码路径，并将目标译码路径对应的译码序列作为译码结果输出。
本申请实施例中，译码器可以获取待进行译码的目标序列，针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果，其中，译码器执行n次译码处理中的第m次译码处理的过程包括：译码器生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，根据目标译码路径获取译码序列，当m小于n时，译码器可以获取译码序列对应的软信息，并根据软信息计算目标序列对应的先验符号概率，先验符号概率可以用于在下一次译码处理(即第m+1次译码处理)过程中生成第m+1组LLR。当m等于n，即最后一次译码处理时，译码器从多个候选路径中确定目标译码路径对应的译码序列作为目标序列的译码结果。由此可知，相比于现有技术的单译码路径，本申请实施例是将多个候选译码路径中路径可靠度最高的候选译码路径对应的译码序列作为译码结果，因此译码序列的准确度更高，提高了译码性能。
在一种可选的实现方式中，由于上述的SSCL算法依然存在一个问题，即：如果某条候选译码路径上的若干比特发生错误，而这条候选译码路径对应的路径度量值依然是多条候选译码路径中路径度量值最大的，在这种情况下，该条候选译码路径将会被认为是目标译码路径，该目标译码路径对应的译码序列会被作为译码结果输出。但是该译码序列中仍然存在一定的错误比特。
为了解决这个技术问题，本申请实施例提出了CRC-SSCL(英文：CyclicRedundancy Check-Soft Successive Cancellation List；简称：CRC-SSCL)算法。
其中，CRC校验的根本思想就是先在要发送的通信数据后面附加一串校验码(这个就是用来校验的校验码，这里的数也是二进制序列，下同)，然后发送给接收端。经过译码之后，再把译码得到的序列模2除，因为在发送端发送比特序列之前就已通过附加校验码，做了“去余”处理(也就已经能整除了)，因此认为，可以整除时，译码结果正确还原了发送的比特序列，CRC校验通过；当不可以整除时，认为译码过程出现了差错，CRC校验不通过。
可选的，本申请实施例中，发送端发送的通信数据可以经过CRC编码、极化码编码和SCMA编码之后成为比特序列，发送端将比特序列发送给接收端。
在接收端，译码器包括SCMA检测模块、极化码译码模块和CRC校验模块。
其中，SCMA检测模块与极化码译码模块的功能与上文公开的实施例基本相同。本申请实施例中与上文公开的实施例的不同之处在于：
根据第m组LLR从多个候选译码路径中确定目标译码路径的过程中，当极化码译码模块根据目标序列确定候选译码路径，根据第m组LLR计算每条候选译码路径的可靠性，并将可靠性最高的候选译码路径确定为目标译码路径时，需要对可靠性最高的候选译码路径进行CRC校验。具体的：
CRC校验模块对可靠性最高的候选译码路径对应的译码序列进行循环冗余CRC校验。当CRC校验通过，则表明可靠性最高的候选译码路径对应的译码序列还原了发送端发送的比特序列，因此，将可靠性最高的候选译码路径作为目标译码路径。
当可靠性最高的候选译码路径对应的译码序列未通过CRC校验时，则不能将可靠性最高的候选译码路径作为目标译码路径。
可选的，本申请实施例中，当可靠性最高的候选译码路径对应的译码序列未通过CRC校验时，则分别对多个候选译码路径对应的译码序列进行CRC校验，并将通过校验的译码路径中可靠度最高的候选译码路径作为目标译码路径。
其中，多个候选译码路径是指第m组LLR确定的可靠度排序在前L位的多条候选译码路径。
其中，极化码译码模块可以对步骤501中确定的多个候选译码路径分别进行CRC校验，可选的，本申请实施例中，针对每个候选译码路径，对候选译码路径对应的译码序列进行CRC校验，选择通过校验的候选译码路径为校验通过路径，针对每个校验通过路径，可以根据公式(1)计算校验通过路径的路径度量值，即校验通过路径的可靠性，将校验通过路径中可靠性最高的候选译码路径作为目标译码路径。
可选的，本申请实施例中，当全部的候选译码路径都未通过CRC校验时，则从多个候选译码路径中选择可靠性最高的候选译码路径作为目标译码路径。
本申请实施例，通过CRC-SSCL算法，在每一次译码处理的过程中均进行CRC校验，可以进一步地提高输出的译码结果的准确性，提高接收端的译码性能。
下面，通过仿真的方式对本申请实施例提供的联合检测译码方法的性能进行验证。
如图7所示，图7中示出了N＝256时，置信传播译码BP(英文：belief propagation；缩写：BP)算法、软删除SCAN(英文：soft cancellation；缩写：SCAN)译码算法、SCL(英文：Successive Cancellation List；中文：连续消除列表)算法、SSCL算法、CRC-SCL(CyclicRedundancy Check-Successive Cancellation List；简称：CRC-SCL)算法以及CRC-SSCL算法分别对应的BER(英文：Bit Error Ratio；中文：比特出错概率)性能。其中，N表示目标序列中的比特数量(也是码长)。
如图8所示，图8中示出了N＝1024时，BP算法、SCAN算法、SCL算法、SSCL算法、CRC-SCL算法以及CRC-SSCL算法分别对应的BER性能。
如图9所示，图9中示出了N＝256时，BP算法、SCAN算法、SCL算法、SSCL算法、CRC-SCL算法以及CRC-SSCL算法分别对应的BLER(英文：Block Error Rate；中文：块差错率)性能。
如图10所示，图10中示出了N＝1024时，BP算法、SCAN算法、SCL算法、SSCL算法、CRC-SCL算法以及CRC-SSCL算法分别对应的BLER性能。
请参考图11，其示出了本申请实施例提供的一种联合检测译码装置的框图，该联合检测译码装置可以配置在图1所示实施环境中。如图11所示，该联合检测译码装置可以包括获取模块1101和循环处理模块1102，其中：
获取模块1101，用于获取待进行译码的目标序列；
循环处理模块1102，用于针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果；
其中，n次译码处理中的第m次译码处理，包括：
生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，目标译码路径为多个候选译码路径中可靠度最高的候选译码路径，获取按照目标译码路径对目标序列进行译码后得到的译码序列，当m小于n时，获取译码序列对应的软信息，软信息用于指示译码序列中的每个比特译码为0或译码为1的概率，根据软信息计算目标序列对应的先验符号概率，先验符号概率用于在第m+1次译码处理过程中生成第m+1组LLR，当m＝n时，输出译码序列；其中，m为小于等于n的正整数。
在本申请的一个实施例中，循环处理模块1102还用于确定目标序列中的每个比特的初始对数似然比LLR；将目标序列中的每个比特的初始LLR获取为第m组对数似然比LLR。
在本申请的一个实施例中，循环处理模块1102还用于根据目标序列确定候选译码路径；
根据第m组LLR计算各候选译码路径的可靠性；
将可靠性最高的候选译码路径确定为目标译码路径。
在本申请的一个实施例中，循环处理模块1102还用于计算译码序列中的每个比特的度量值，度量值用于表示比特译码为1或者译码为0的概率；
根据译码序列中的每个比特的度量值计算译码序列中的每个比特的软信息；
根据译码序列中的每个比特的软信息得到译码序列对应的软信息。
在本申请的一个实施例中，循环处理模块1102还用于对可靠性最高的候选译码路径对应的译码序列进行循环冗余CRC校验，若可靠性最高的候选译码路径对应的译码序列通过CRC校验，则将可靠性最高的候选译码路径作为目标译码路径。
在本申请的一个实施例中，循环处理模块1102还用于若可靠性最高的候选译码路径对应的译码序列未通过CRC校验，则分别对多个候选译码路径对应的译码序列进行CRC校验，并将通过校验的译码路径中可靠度最高的候选译码路径作为目标译码路径。
在本申请的一个实施例中，提供了一种计算机设备，包括存储器和处理器，存储器存储有计算机程序，处理器执行计算机程序时实现以下步骤：
获取待进行译码的目标序列，针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果；其中，n次译码处理中的第m次译码处理，包括：生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，目标译码路径为多个候选译码路径中可靠度最高的候选译码路径，获取按照目标译码路径对目标序列进行译码后得到的译码序列，当m小于n时，获取译码序列对应的软信息，软信息用于指示译码序列中的每个比特译码为0或译码为1的概率，根据软信息计算目标序列对应的先验符号概率，先验符号概率用于在第m+1次译码处理过程中生成第m+1组LLR，当m＝n时，输出译码序列；其中，m为小于等于n的正整数。
在本申请的一个实施例中，处理器执行计算机程序时还可以实现以下步骤：确定目标序列中的每个比特的初始对数似然比LLR；将目标序列中的每个比特的初始LLR获取为第m组对数似然比LLR。
在本申请的一个实施例中，处理器执行计算机程序时还可以实现以下步骤：根据目标序列确定候选译码路径；根据第m组LLR计算各候选译码路径的可靠性；将可靠性最高的候选译码路径确定为目标译码路径。
在本申请的一个实施例中，处理器执行计算机程序时还可以实现以下步骤：计算译码序列中的每个比特的度量值，度量值用于表示比特译码为1或者译码为0的概率；根据译码序列中的每个比特的度量值计算译码序列中的每个比特的软信息；根据译码序列中的每个比特的软信息得到译码序列对应的软信息。
在本申请的一个实施例中，处理器执行计算机程序时还可以实现以下步骤：对可靠性最高的候选译码路径对应的译码序列进行循环冗余CRC校验，若可靠性最高的候选译码路径对应的译码序列通过CRC校验，则将可靠性最高的候选译码路径作为目标译码路径。
在本申请的一个实施例中，处理器执行计算机程序时还可以实现以下步骤：若可靠性最高的候选译码路径对应的译码序列未通过CRC校验，则分别对多个候选译码路径对应的译码序列进行CRC校验，并将通过校验的译码路径中可靠度最高的候选译码路径作为目标译码路径。
本申请实施例提供的计算机设备，其实现原理和技术效果与上述方法实施例类似，在此不再赘述。
在本申请的一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：
获取待进行译码的目标序列，针对目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为目标序列的译码结果；其中，n次译码处理中的第m次译码处理，包括：生成第m组对数似然比LLR，根据第m组LLR从多个候选译码路径中确定目标译码路径，目标译码路径为多个候选译码路径中可靠度最高的候选译码路径，获取按照目标译码路径对目标序列进行译码后得到的译码序列，当m小于n时，获取译码序列对应的软信息，软信息用于指示译码序列中的每个比特译码为0或译码为1的概率，根据软信息计算目标序列对应的先验符号概率，先验符号概率用于在第m+1次译码处理过程中生成第m+1组LLR，当m＝n时，输出译码序列；其中，m为小于等于n的正整数。
在本申请的一个实施例中，计算机程序被处理器执行时还可以实现以下步骤：确定目标序列中的每个比特的初始对数似然比LLR；将目标序列中的每个比特的初始LLR获取为第m组对数似然比LLR。
在本申请的一个实施例中，计算机程序被处理器执行时还可以实现以下步骤：根据目标序列确定候选译码路径；根据第m组LLR计算各候选译码路径的可靠性；将可靠性最高的候选译码路径确定为目标译码路径。
在本申请的一个实施例中，计算机程序被处理器执行时还可以实现以下步骤：计算译码序列中的每个比特的度量值，度量值用于表示比特译码为1或者译码为0的概率；根据译码序列中的每个比特的度量值计算译码序列中的每个比特的软信息；根据译码序列中的每个比特的软信息得到译码序列对应的软信息。
在本申请的一个实施例中，计算机程序被处理器执行时还可以实现以下步骤：对可靠性最高的候选译码路径对应的译码序列进行循环冗余CRC校验，若可靠性最高的候选译码路径对应的译码序列通过CRC校验，则将可靠性最高的候选译码路径作为目标译码路径。
在本申请的一个实施例中，计算机程序被处理器执行时还可以实现以下步骤：若可靠性最高的候选译码路径对应的译码序列未通过CRC校验，则分别对多个候选译码路径对应的译码序列进行CRC校验，并将通过校验的译码路径中可靠度最高的候选译码路径作为目标译码路径。
本申请实施例提供的计算机可读存储介质，其实现原理和技术效果与上述方法实施例类似，在此不再赘述。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种联合检测译码方法，其特征在于，所述方法包括：
获取待进行译码的目标序列，针对所述目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为所述目标序列的译码结果；
其中，所述n次译码处理中的第m次译码处理，包括：
生成第m组对数似然比LLR，根据所述第m组LLR从多个候选译码路径中确定目标译码路径，所述目标译码路径为所述多个候选译码路径中可靠度最高的候选译码路径，获取按照所述目标译码路径对所述目标序列进行译码后得到的译码序列，当m小于n时，获取所述译码序列对应的软信息，所述软信息用于指示所述译码序列中的每个比特译码为0或译码为1的概率，根据所述软信息计算所述目标序列对应的先验符号概率，所述先验符号概率用于在第m+1次译码处理过程中生成第m+1组LLR；其中，第m组先验符号概率对所述第m组对数似然比LLR进行修正得到所述第m+1组LLR；当m＝n时，输出所述译码序列；其中，m为小于等于n的正整数。
2.根据权利要求1所述的方法，其特征在于，当m＝1时，所述生成第m组对数似然比LLR，包括：
确定所述目标序列中的每个比特的初始对数似然比LLR；
将所述目标序列中的每个比特的初始LLR获取为所述第m组对数似然比LLR。
3.根据权利要求1所述的方法，其特征在于，根据所述第m组LLR从多个候选译码路径中确定目标译码路径，包括：
根据所述目标序列确定候选译码路径；
根据所述第m组LLR计算各所述候选译码路径的可靠度；
将可靠度最高的候选译码路径确定为所述目标译码路径。
4.根据权利要求1所述的方法，其特征在于，所述获取所述译码序列对应的软信息，包括：
计算所述译码序列中的每个比特的度量值，所述度量值用于表示所述比特译码为1或者译码为0的概率；
根据所述译码序列中的每个比特的度量值计算所述译码序列中的每个比特的软信息；
根据所述译码序列中的每个比特的软信息得到所述译码序列对应的软信息。
5.根据权利要求3所述的方法，其特征在于，所述将可靠度最高的候选译码路径确定为所述目标译码路径，包括：
对所述可靠度最高的候选译码路径对应的译码序列进行循环冗余CRC校验，若所述可靠度最高的候选译码路径对应的译码序列通过所述CRC校验，则将可靠度最高的候选译码路径作为所述目标译码路径。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
若所述可靠度最高的候选译码路径对应的译码序列未通过所述CRC校验，则分别对所述多个候选译码路径对应的译码序列进行CRC校验，并将通过校验的译码路径中可靠度最高的候选译码路径作为所述目标译码路径。
7.一种联合检测译码装置，其特征在于，所述装置包括：
获取模块，用于获取待进行译码的目标序列；
循环处理模块，用于针对所述目标序列循环执行n次译码处理，并将最后一次译码处理得到的译码序列作为所述目标序列的译码结果；
其中，所述n次译码处理中的第m次译码处理，包括：
生成第m组对数似然比LLR，根据所述第m组LLR从多个候选译码路径中确定目标译码路径，所述目标译码路径为所述多个候选译码路径中可靠度最高的候选译码路径，获取按照所述目标译码路径对所述目标序列进行译码后得到的译码序列，当m小于n时，获取所述译码序列对应的软信息，所述软信息用于指示所述译码序列中的每个比特译码为0或译码为1的概率，根据所述软信息计算所述目标序列对应的先验符号概率，所述先验符号概率用于在第m+1次译码处理过程中生成第m+1组LLR；其中，第m组先验符号概率对所述第m组对数似然比LLR进行修正得到所述第m+1组LLR；当m＝n时，输出所述译码序列；其中，m为小于等于n的正整数。
8.根据权利要求7所述的装置，其特征在于，所述循环处理模块还用于确定所述目标序列中的每个比特的初始对数似然比LLR；将所述目标序列中的每个比特的初始LLR获取为所述第m组对数似然比LLR。
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至6中任一项所述的方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至6中任一项所述的方法的步骤。
CN201911052788.XA 2019-10-31 2019-10-31 联合检测译码方法、装置、计算机设备及存储介质 Active CN110830166B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911052788.XA CN110830166B (zh) 2019-10-31 2019-10-31 联合检测译码方法、装置、计算机设备及存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911052788.XA CN110830166B (zh) 2019-10-31 2019-10-31 联合检测译码方法、装置、计算机设备及存储介质

Publications (2)

Publication Number Publication Date
CN110830166A CN110830166A (zh) 2020-02-21
CN110830166B true CN110830166B (zh) 2022-05-06

Family

ID=69551741

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911052788.XA Active CN110830166B (zh) 2019-10-31 2019-10-31 联合检测译码方法、装置、计算机设备及存储介质

Country Status (1)

Country Link
CN (1) CN110830166B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114629534B (zh) * 2022-02-23 2023-04-28 Oppo广东移动通信有限公司 基于树搜索的mimo检测方法及装置、芯片及存储介质

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107733446B (zh) * 2016-08-12 2019-06-07 华为技术有限公司 译码方法及设备、译码器
WO2018141080A1 (en) * 2017-02-02 2018-08-09 Qualcomm Incorporated False alarm rate reduction for polar codes
CN108462558B (zh) * 2018-03-01 2020-12-18 西安电子科技大学 一种极化码scl译码方法、装置及电子设备
CN108847850A (zh) * 2018-06-13 2018-11-20 电子科技大学 一种基于crc-sscl的分段极化码编译码方法

Also Published As

Publication number Publication date
CN110830166A (zh) 2020-02-21

Similar Documents

Publication Publication Date Title
US11509414B2 (en) Method and apparatus for encoding data using a polar code
CN108650057B (zh) 一种编译码的方法、装置及系统
US11432186B2 (en) Method and device for transmitting data with rate matching
WO2018166423A1 (zh) 极化码编码的方法和装置
US11728829B2 (en) Error detection in communication systems using polar coded data transmission
CN107124188A (zh) 极化码的编码方法、译码方法、编码设备和译码设备
EP3484126B1 (en) Method and apparatus for carrying identifier information
CN110830166B (zh) 联合检测译码方法、装置、计算机设备及存储介质
CN110391874B (zh) 极化码的速率匹配、解速率匹配方法及设备
CN114553372A (zh) 数字信号的译码方法、装置、电子设备
CN110535560A (zh) 一种极化码结合编码和译码方法
US10396826B2 (en) Software defined network with selectable low latency or high throughput mode
CN111030708B (zh) 极化码的迭代可调软串行抵消列表译码方法和装置
CN112953569A (zh) 译码方法及装置、存储介质、电子设备、译码器
US20230058149A1 (en) Encoding method and apparatus, decoding method and apparatus, and device
CN112702141B (zh) 可调的串行抵消列表极化码译码方法和装置
CN114430279A (zh) 一种列表维特比译码方法、装置、译码器和存储介质
Gholamian et al. Accelerating Partial Packet Recovery in RLNC
CN110233699B (zh) 一种受限反馈下基于相对熵的无速率编码方法和电子设备
CN111600613B (zh) 一种校验方法、装置、译码器、接收机及计算机存储介质
CN117716631A (zh) 用于生成与极化码相关联的冻结集的装置和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant