CN112103173A - 晶片研磨后增加等离子体工艺的晶片薄化方法 - Google Patents
晶片研磨后增加等离子体工艺的晶片薄化方法 Download PDFInfo
- Publication number
- CN112103173A CN112103173A CN201911094629.6A CN201911094629A CN112103173A CN 112103173 A CN112103173 A CN 112103173A CN 201911094629 A CN201911094629 A CN 201911094629A CN 112103173 A CN112103173 A CN 112103173A
- Authority
- CN
- China
- Prior art keywords
- wafer
- polishing
- grinding
- present
- tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 81
- 230000008569 process Effects 0.000 title claims abstract description 47
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000007789 gas Substances 0.000 claims abstract description 9
- 229910052786 argon Inorganic materials 0.000 claims abstract description 8
- 238000005498 polishing Methods 0.000 claims description 52
- 238000007517 polishing process Methods 0.000 claims description 32
- 239000002390 adhesive tape Substances 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 114
- 229910021645 metal ion Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- 238000003912 environmental pollution Methods 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 239000011532 electronic conductor Substances 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02013—Grinding, lapping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)
- Grinding Of Cylindrical And Plane Surfaces (AREA)
Abstract
本发明提供一种晶片研磨后增加等离子体工艺的晶片薄化方法,其包括提供一晶片,晶片包括一第一表面、一第二表面以及一晶片表面线路。第二表面相对于第一表面,以及晶片表面线路设置在晶片的第一表面。对晶片的第二表面进行一研磨处理,以形成晶片的一第三表面,且第三表面相对于第一表面。对晶片的第三表面进行一等离子体工艺并于第三表面上形成多个破坏纹路,其中等离子体工艺使用的气体包括氩气。
Description
技术领域
本发明关于一种晶片研磨方法,尤指一种薄化晶片厚度的晶片背侧研磨方法。
背景技术
电子器件的封装工艺包括将晶片的厚度减薄的步骤。然而,在晶片的厚度被减薄的情况下,仍需维持晶片的强度,使得电子器件具有良好的良率或可靠度。另一方面,若晶片的表面在经过薄化工艺后变为过于光滑,可能使得污染杂质(如金属离子)容易侵入晶片内,进而影响到电子器件的电性。
发明内容
本发明的其中一个目的在于提供一种晶片研磨方法,以增强晶片的强度并避免晶片中的电子器件的电性受到污染杂质(如金属离子)的影响。
为达上述的目的,本发明提供一种晶片研磨方法。首先,提供一晶片。晶片包括一第一表面、一第二表面以及一晶片表面线路。第二表面相对于第一表面,且晶片表面线路设置在晶片的第一表面。接着,对晶片的第二表面进行一研磨处理,以形成晶片的一第三表面,且第三表面相对于第一表面。接着,对晶片的第三表面进行一等离子体工艺并于第三表面上形成多个破坏纹路,其中等离子体工艺使用的气体包括氩气。
本发明的晶片研磨方法采用干式抛光工艺,可使晶片具备较高的抗折强度。另一方面,在抛光工艺后进行等离子体工艺并于晶片的背侧表面形成破坏纹路,破坏纹路可有效地吸附污染杂质(如金属离子),以防止金属离子扩散至晶片表面造成破坏,以提升良率。再者,本发明的等离子体工艺所使用的气体可为氩气,具有方便取得、便宜且比较不会受环境污染的问题所限制的优点。
附图说明
图1为本发明的晶片研磨方法的步骤流程图。
图2为本发明的晶片研磨方法中的胶带黏贴步骤的示意图。
图3为本发明的晶片研磨方法中的研磨处理的步骤流程图。
图4为本发明的晶片研磨方法中的研磨工艺的示意图。
图5为本发明的晶片研磨方法中的抛光工艺的示意图。
图6为本发明的晶片研磨方法中的等离子体工艺的示意图。
图7为本发明的晶片研磨方法中的晶片黏贴工艺的示意图。
图8为本发明的晶片处理装置的示意图。
符号说明:
102~110 步骤
202 晶片
204 第一表面
206 第二表面
208 晶片表面线路
209 载台
210、226 胶带
211、227 滚轮
212 研磨工艺
214 抛光工艺
216 研磨轮
218 抛光磨轮
220 第三表面
222 等离子体工艺
224 破坏纹路
228 铁圈
30 晶片处理装置
302 研磨机台
304 等离子体机台
306 晶片黏贴机台
V 垂直方向
具体实施方式
为使熟知本发明所属技术领域的一般技术人员能更进一步了解本发明,下文特列举本发明的较佳实施例,并配合所附图式,详细说明本发明的晶片研磨方法及所欲达成的功效。为了方便表示而能够轻易了解,图式并未以成品的实际尺寸或比例绘示,因此图式中器件的尺寸或比例仅用以示意而并非欲以限制本发明的范围。
请参考图1与图2,其中图1为本发明的晶片研磨方法的步骤流程图,且图2为本发明的晶片研磨方法中的胶带黏贴步骤的示意图。图1中的步骤的顺序和制作方法可依不同的设计或需求而调整,并不受本发明的实施例所限制。如图1所示,进行步骤102,提供一晶片。如图2所示,晶片202包括一第一表面204与一第二表面206,第一表面204与第二表面206可为横向延伸的两个水平面,但不以此为限。第一表面204相对于第二表面206,且第一表面204在一垂直方向V上位于第二表面206之上,其中垂直方向V与第一表面204和第二表面206皆垂直,但不以此为限。换言之,第一表面204可视为晶片202的顶表面,以及第二表面206可视为晶片202的底表面,但不以此为限。晶片202的材料可以包括硅(例如,单晶硅)、硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)、绝缘体上硅(SOI)、上述材料的结合或任何其他合适的材料,但不以此为限。此外,晶片202可设置在一载台209上,但不以此为限。
此外,如图2所示,晶片202还可包括一晶片表面线路208设置在晶片202的第一表面204。晶片表面线路208可包括集成电路、存储器器件、薄膜三极管、上述器件的结合或其他合适的电子器件或半导体器件。
如图1所示,接续进行步骤104,对晶片的第一表面黏贴一胶带。如图2所示,将胶带210黏贴在晶片202的第一表面204,本实施例的胶带210可例如是一背侧研磨胶带(backgrinding(BG)tape),但不以此为限。胶带210可用于保护位在晶片202的第一表面204的晶片表面线路208中的器件。举例而言,可利用一滚轮(roller)211将胶带210平整贴附于晶片202的第一表面204上,但不以此为限。
如图1所示,接续进行步骤106,对晶片的第二表面进行一研磨处理。此外,请参考图3,其为本发明的晶片研磨方法中的研磨处理的步骤流程图。如图3所示,本实施例的研磨处理包括一研磨工艺212与一抛光工艺214,其中可先进行研磨工艺212再进行抛光工艺214。请参考图4与图8,其中图4为本发明的晶片研磨方法中的研磨工艺的示意图,以及图8为本发明的晶片处理装置的示意图。如图8所示,在进行完步骤104后,可将晶片202放入本实施例的晶片处理装置30中的一研磨机台302以进行研磨工艺212。如图4所示,在研磨工艺212中,可用研磨机台302中的一研磨轮216对晶片202的第二表面206进行研磨(grinding),但不以此为限。换言之,本实施例的研磨工艺212可以是晶片背侧研磨工艺,但不以此为限。举例而言,晶片202可翻面使得胶带210位在晶片202下方并放置在载台209上。本实施例的研磨工艺212可包括一粗研磨步骤与一细研磨步骤,其中细研磨步骤可以在粗研磨步骤后进行。透过本实施例的研磨工艺212,可从晶片202的背侧(远离晶片表面线路208的一侧)薄化晶片202的厚度(如垂直方向V上的厚度)。
如图3所示,接着可进行抛光工艺214。请参考图5,其为本发明的晶片研磨方法中的抛光工艺的示意图。如图5所示,可用研磨机台302中的一抛光磨轮218对薄化后的晶片202的第二表面206进行抛光(polishing),以平坦化表面并形成晶片202的一第三表面220(绘示于图6),并可提升晶片202的抗折强度(die strength)。总的来说,在步骤106中,经过对晶片202的第二表面206进行研磨处理之后,可以形成晶片202的第三表面220,且第三表面220相对于第一表面204。另一方面,本实施例中的抛光工艺214可为一干式抛光(drypolish,DP)工艺,其可使用粗度例如为#10000以上的抛光磨轮,并可将晶片背面研磨至非常光滑(例如粗糙度可小于0.02微米),但不以此为限。相较于另一种干式抛光(getteringdry polish,GDP)工艺,本实施例使用DP工艺可以使得晶片202或后续制作出的晶片具有较高的抗折强度。此外,本实施例中所用的研磨机台302可例如为三轴连线研磨机台,其可包括Z1研磨(粗研磨)、Z2研磨(细研磨)及Z3抛光的功能,因此晶片202的粗研磨、细研磨及抛光可在同一机台内完成,但不以此为限。
由于经DP工艺后的第三表面220过于光滑(如粗糙度很小),因此无法有效地吸附污染杂质(如金属离子),使得金属离子有机会扩散至晶片表面,可能造成良率下降。为解决上述问题,如图1所示,可进行本实施例的晶片研磨方法中的步骤108,对晶片的第三表面进行一等离子体工艺。如图8所示,在进行完步骤106后,可将晶片202放入本实施例的晶片处理装置30中的一等离子体机台304以进行等离子体工艺222。同时,请参考图6,其为本发明的晶片研磨方法中的等离子体工艺的示意图。如图6所示,对晶片202的第三表面220进行等离子体工艺222,其中等离子体工艺222能够产生离子以破坏第三表面220并于第三表面220上形成多个破坏纹路(或刮痕)224。破坏纹路224可为细微的破坏层,可沿垂直方向V在第三表面220上观察得到,并可具有不规则的形状,但不以此为限。破坏纹路224可有效地吸附金属离子,以防止金属离子扩散至晶片表面线路208,以提升良率。此外,相较于仅使用干式抛光(dry polish,DP)工艺而未使用等离子体工艺的实施例,本实施例在DP工艺后进行等离子体工艺可将晶片的抗折强度(die strength)提升约93%。
另一方面,在本实施例中,等离子体工艺222所使用的气体可包括氩气,以避免使用含氟的气体(如六氟化硫)。由于含氟的气体在处理不当的情况会造成环境污染并具危险性,因此若使用含氟的气体,制造厂商须具备处理氟化物的设备,进而使得制造厂商的成本增加。相较之下,氩气较易取得,因此,使用氩气较为方便、便宜且比较不会受环境污染的问题所限制。举例而言,在等离子体工艺的控制中,时间是以秒为单位,时间的范围需看当下的被加工物的作业情况。
如图1所示,接续进行步骤110,进行一晶片黏贴(wafer mount)工艺。如图8所示,在进行完步骤108后,可将晶片202放入本实施例的晶片处理装置30中的一晶片黏贴机台306以进行晶片黏贴工艺,并可置于一铁圈(M-ring)228上,但不以此为限。同时,请参考图7,其为本发明的晶片研磨方法中的晶片黏贴工艺的示意图。如图7所示,在晶片黏贴工艺中,可先对晶片202的第三表面220黏贴另一胶带226。本实施例的胶带226可为一切割胶带(dicing tape),但不以此为限。举例而言,可利用一滚轮227将胶带226平整贴附于晶片202的第三表面220上,但不以此为限。
在黏贴完胶带226之后,可移除第一表面204上的胶带210(此步骤未绘于图7)。此外,在第一表面204上的胶带210被移除之后,可接续对晶片202的第一表面204及/或晶片表面线路208进行切割,例如可将晶片202送至切割机台,以得到多个晶片,但不以此为限。
此外,如图8所示,本实施例的晶片处理装置30可包括研磨机台302、等离子体机台304与晶片黏贴机台306,三者可互相连接并整合成一连线机台,但不以此为限。晶片202在研磨机台302进行研磨处理后可被传送至等离子体机台304进行等离子体工艺,并可在等离子体工艺之后被传送至晶片黏贴机台306进行晶片黏贴工艺,但不以此为限。藉此,上述过程皆可在晶片处理装置30中进行与传送,可减少晶片运送或移动所产生的损坏。
综上所述,本发明的晶片研磨方法采用干式抛光工艺,可使晶片具备较高的抗折强度。另一方面,在抛光工艺后进行等离子体工艺并于晶片的背侧表面形成破坏纹路,破坏纹路可有效地吸附污染杂质(如金属离子),以防止金属离子扩散至晶片表面造成破坏,以提升良率。换言之,本发明的晶片研磨方法可使晶片具高抗折强度亦可防止金属离子的污染。再者,本发明的等离子体工艺所使用的气体可为氩气,具有方便取得、便宜且比较不会受环境污染的问题所限制的优点。此外,本发明的晶片处理装置可为研磨机台、等离子体机台与晶片黏贴机台互相整合的连线机台,可减少晶片运送或移动所产生的损坏。
以上所述仅为本发明的较佳实施例,凡依本发明权利要求所做的均等变化与修饰,皆应属本发明的涵盖范围。
Claims (10)
1.一种晶片研磨方法,其特征在于,包括:
提供一晶片,所述晶片包括:
一第一表面;
一第二表面,所述第二表面相对于所述第一表面;以及
一晶片表面线路,设置在所述晶片的所述第一表面;
对所述晶片的所述第二表面进行一研磨处理,以形成所述晶片的一第三表面,且所述第三表面相对于所述第一表面;以及
对所述晶片的所述第三表面进行一等离子体工艺并于所述第三表面上形成多个破坏纹路,其中所述等离子体工艺使用的气体包括氩气。
2.根据权利要求1所述的晶片研磨方法,其特征在于,所述研磨处理包括一研磨工艺与一抛光工艺。
3.根据权利要求2所述的晶片研磨方法,其特征在于,所述抛光工艺是一干式抛光工艺。
4.根据权利要求2所述的晶片研磨方法,其特征在于,所述抛光工艺是在所述研磨工艺后进行。
5.根据权利要求2所述的晶片研磨方法,其特征在于,所述研磨工艺包括一粗研磨步骤与一细研磨步骤。
6.根据权利要求5所述的晶片研磨方法,其特征在于,所述细研磨步骤是在所述粗研磨步骤后进行。
7.根据权利要求1所述的晶片研磨方法,其特征在于,在进行所述研磨处理的前,还包括对所述晶片的所述第一表面黏贴一胶带。
8.根据权利要求7所述的晶片研磨方法,其特征在于,所述胶带是一背侧研磨胶带。
9.根据权利要求7所述的晶片研磨方法,其特征在于,在进行所述等离子体工艺之后,还包括进行一晶片黏贴工艺,其中所述晶片黏贴工艺包括:
对所述晶片的所述第三表面黏贴另一胶带;以及
移除所述第一表面上的所述胶带。
10.根据权利要求9所述的晶片研磨方法,其特征在于,所述另一胶带是一切割胶带。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW108120909A TWI692808B (zh) | 2019-06-17 | 2019-06-17 | 晶圓研磨薄化後使用電漿製程以增加晶片強度之方法 |
TW108120909 | 2019-06-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112103173A true CN112103173A (zh) | 2020-12-18 |
Family
ID=71895871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911094629.6A Withdrawn CN112103173A (zh) | 2019-06-17 | 2019-11-11 | 晶片研磨后增加等离子体工艺的晶片薄化方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2020205400A (zh) |
CN (1) | CN112103173A (zh) |
TW (1) | TWI692808B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003173987A (ja) * | 2001-12-04 | 2003-06-20 | Disco Abrasive Syst Ltd | 半導体チップの製造方法 |
CN1674238A (zh) * | 2004-03-25 | 2005-09-28 | 尔必达存储器株式会社 | 半导体器件及其制造方法 |
JP2010177430A (ja) * | 2009-01-29 | 2010-08-12 | Disco Abrasive Syst Ltd | ウエーハの処理方法 |
JP2016207874A (ja) * | 2015-04-24 | 2016-12-08 | 株式会社ディスコ | ウエーハの加工方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5221279B2 (ja) * | 2008-10-22 | 2013-06-26 | 株式会社ディスコ | 積層デバイスの製造方法 |
JP2017092135A (ja) * | 2015-11-05 | 2017-05-25 | 株式会社ディスコ | デバイスの製造方法 |
TW201903870A (zh) * | 2017-06-01 | 2019-01-16 | 鈦昇科技股份有限公司 | 晶圓切割方法 |
-
2019
- 2019-06-17 TW TW108120909A patent/TWI692808B/zh active
- 2019-09-18 JP JP2019169206A patent/JP2020205400A/ja active Pending
- 2019-11-11 CN CN201911094629.6A patent/CN112103173A/zh not_active Withdrawn
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003173987A (ja) * | 2001-12-04 | 2003-06-20 | Disco Abrasive Syst Ltd | 半導体チップの製造方法 |
CN1674238A (zh) * | 2004-03-25 | 2005-09-28 | 尔必达存储器株式会社 | 半导体器件及其制造方法 |
JP2010177430A (ja) * | 2009-01-29 | 2010-08-12 | Disco Abrasive Syst Ltd | ウエーハの処理方法 |
JP2016207874A (ja) * | 2015-04-24 | 2016-12-08 | 株式会社ディスコ | ウエーハの加工方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI692808B (zh) | 2020-05-01 |
TW202101556A (zh) | 2021-01-01 |
JP2020205400A (ja) | 2020-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20230008039A1 (en) | Processing stacked substrates | |
US6162703A (en) | Packaging die preparation | |
US6949158B2 (en) | Using backgrind wafer tape to enable wafer mounting of bumped wafers | |
US10804131B2 (en) | Carrier plate removing method | |
CN112103173A (zh) | 晶片研磨后增加等离子体工艺的晶片薄化方法 | |
KR20200038424A (ko) | 웨이퍼의 가공 방법 | |
US9929052B2 (en) | Wafer processing method | |
US11764066B2 (en) | Peeling method for peeling off substrate from support plate | |
US10134598B2 (en) | Method for manufacturing semiconductor device | |
JP7313775B2 (ja) | ウェーハの加工方法 | |
JP7187115B2 (ja) | ウェーハの加工方法 | |
JP2013235876A (ja) | ウエーハの加工方法 | |
CN108262684B (zh) | 一种化学机械研磨方法 | |
JP2021065991A (ja) | 被加工物の研削方法 | |
US11482407B2 (en) | Wafer grinding method | |
US9824926B1 (en) | Wafer processing method | |
CN106409761A (zh) | 被加工物的加工方法 | |
CN210040141U (zh) | 硅晶绝缘体薄型化机台 | |
US20100000384A1 (en) | Method for cutting large-size wafer and apparatus for the same | |
JP2012039039A (ja) | 加工方法 | |
TWI460780B (zh) | 研磨切割晶圓的方法及其生產線機台 | |
JP2023091211A (ja) | デバイスチップの製造方法、及び板状物 | |
CN111312615A (zh) | 被加工物的加工方法 | |
Teixeira et al. | Stress analysis on ultra thin ground wafers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WW01 | Invention patent application withdrawn after publication |
Application publication date: 20201218 |
|
WW01 | Invention patent application withdrawn after publication |