CN112071753A - 一种电子元件的制备方法及电子元件 - Google Patents

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Abstract

本发明公开了一种电子元件的制备方法及电子元件。该电子元件的制备方法包括以下步骤：提供基片；所述基片包括PN结；采用划片工艺对所述基片的PN结进行图案化，以在所述基片上形成凹槽，所述凹槽构成所述电子元件的膜层形状或电路结构。本发明可以简化电子元件制备的工艺流程、使制备更环保并且降低对环境的洁净度要求，并且可以提高电子元件的击穿电压。

Description

一种电子元件的制备方法及电子元件
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种电子元件的制备方法及电子元件。
背景技术
电子元件产业是国民经济和社会发展的战略性、基础性和先导性产业。电子元件在计算机、网络通信与汽车电子等领域都起着关键作用。电子元件的制备方法关系到电子元件的性能，因此需要进行制备工艺的研究。
目前，电子元件的图案化工艺是其制备过程中的关键技术，通常都是采用光刻工艺来实现。但是光刻工艺步骤复杂，一般需要采用来片表面处理、涂胶、前烘、对位、曝光、显影、坚膜、刻蚀和去胶等繁琐的步骤。并且在光刻工艺的步骤中还会产生废液、废胶等废料，容易造成环境污染；以及光刻工艺对制备环境的洁净度要求很高。由此可见，现有的电子元件制备方法存在工艺流程多、容易造成环境污染和对环境洁净度要求高的问题。
发明内容
本发明实施例提供了一种电子元件的制备方法及电子元件，以简化电子元件制备的工艺流程、使制备更环保并且降低对环境的洁净度要求。
第一方面，本发明实施例提供了一种电子元件的制备方法，所述电子元件的制备方法包括：
提供基片；所述基片包括PN结；
采用划片工艺对所述基片的PN结进行图案化，以在所述基片上形成凹槽，所述凹槽构成所述电子元件的膜层形状或电路结构。
可选地，在所述采用划片工艺对所述基片的PN结进行图案化之前，还包括：在所述基片上形成对位标记。
可选地，在所述基片上形成对位标记，包括：
采用激光刻号对位的方式，在所述基片上形成对位标记。
可选地，在所述基片上形成对位标记，包括：
采用激光刻号对位的方式，在所述基片的上表面形成上对位标记，在所述基片的下表面形成下对位标记；
其中，所述上对位标记和所述下对位标记的位置对应。
可选地，在所述采用划片工艺对所述基片的PN结进行图案化之后，还包括：采用台面腐蚀工艺对所述凹槽进行腐蚀。
可选地，所述台面腐蚀工艺包括：
干法腐蚀工艺或湿法腐蚀工艺。
可选地，在采用台面腐蚀工艺对所述凹槽进行腐蚀之后，还包括：
采用钝化工艺对所述腐蚀凹槽进行钝化处理。
可选地，所述钝化工艺包括：
在所述腐蚀凹槽表面涂抹玻璃粉。
可选地，在采用钝化工艺对所述腐蚀凹槽进行钝化处理之后，还包括：
对所述钝化处理后的基片进行腐蚀处理；
对所述腐蚀处理后的基片进行表面金属化处理；
对所述表面金属化处理后的基片进行电性测试；
对所述电性测试后的基片进行切割，以得到单片芯片。
可选地，所述划片工艺包括：
砂轮划片工艺、激光划片工艺或金刚石划片工艺。
可选地，所述电子元件为半导体芯片。
可选地，所述提供基片包括：
对原料片进行扩散处理，形成含有PN结的基片；
使用热氧化法在所述含有PN结的基片的上下表面形成氧化层。
第二方面，本发明实施例提供了一种电子元件，所述电子元件采用如本发明任意实施例所提供的电子元件的制备方法制备而成。
本发明实施例提供的电子元件的制备方法，在基片上，采用划片工艺对基片的PN结进行图案化。本发明实施例采用划片工艺代替光刻工艺实现图案化，在制备工艺上至少能够实现以下有益效果：
1、划片工艺无需涂胶、曝光、显影等常规操作，从而简化了工艺流程，操作过程更为便捷，降低了流片时间，使得电子元件的制备周期缩短，成本降低。
2、划片工艺无超净厂房、超净水等方面的需求，从而降低了对环境的洁净度要求，有利于降低电子元件的制备成本和前期投入。
3、划片工艺不会产生污染性废料，使电子元件的制备更环保。
同时，相比于采用现有工艺，采用该电子元件的制备方法，在基片上形成的凹槽更接近直角，使得凹槽表面的表面空间电荷区的长度更加接近体内空间电荷区的长度，可以提高电子元件的击穿电压，提高通流，降低漏电流。
附图说明
图1是本发明实施例提供的一种电子元件的制备方法的流程示意图；
图2是本发明实施例提供的一种电子元件的制备方法在各步骤中的结构示意图；
图3是现有技术中电子元件的制备方法在凹槽处产生负斜角的结构示意图；
图4是本发明实施例提供的一种电子元件的制备方法在凹槽处产生直角的结构示意图；
图5是本发明实施例提供的另一种电子元件的制备方法的流程示意图；
图6是本发明实施例提供的另一种电子元件的制备方法在各步骤中的结构示意图；
图7是本发明实施例提供的又一种电子元件的制备方法的流程示意图；
图8是本发明实施例提供的又一种电子元件的制备方法在各步骤形成的结构示意图；
图9是本发明实施例提供的又一种电子元件的制备方法的流程示意图；
图10是本发明实施例提供的又一种电子元件的制备方法在各步骤形成的结构示意图；
图11是本发明实施例提供的又一种电子元件的制备方法的流程示意图；
图12是本发明实施例提供的又一种电子元件的制备方法在S410至S460形成的结构示意图；
图13是本发明实施例提供的又一种电子元件的制备方法在S470至S4B0形成的结构示意图；
图14是本发明实施例提供的又一种电子元件的制备方法在S410至S460形成的结构示意图；
图15是本发明实施例提供的又一种电子元件的制备方法在S470至S4B0形成的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
现有技术中的电子元件的制备方法通常要经过提供基片、预扩散、再扩散、槽光刻、台面腐蚀、去胶、钝化、腐蚀、表面金属化、测试划片等步骤。其中，槽光刻同上包括以下几个步骤：
1、来片表面处理：包括基片的清洗、烘干和涂底等；目的是去除基片表面污染物，以及去除水蒸气，使基片表面变为疏水性，便于增强基片表面与光刻胶的粘附性。
2、涂光刻胶：该过程需要使用挥发溶剂；涂胶的质量直接影响所加工器件的缺陷密度；滴胶速度、滴胶量、环境温度和湿度等对涂胶效果都有影响。
3、前烘：目的是除去溶剂、释放光刻胶膜内的应力等。
4、对位：需要图形对位和层间对位。
5、曝光：该步骤的重要参数为曝光能量和焦距；这两个参数影响着形成的图形的分辨率和图形大小。
6、显影：此步骤需用到显影液，显影液的选取、显影方法与时长均会影响显影效果。
7、坚膜：通过硬烘干等来提高光刻胶在离子注入或刻蚀过程中的抗蚀性。
8、刻蚀或离子注入：该步骤对材料平整度要求很高，因此对环境清洁度要求很高。
9、光刻胶去除：在上述步骤均完成后，将光刻胶全部去除。
对上述过程，发明人发现使用光刻工艺在基片上开槽的方法步骤繁多，工艺流程复杂，元件制备时间长，每一步都有多种因素影响着开槽的效果；且光刻工艺对环境洁净度要求高；同时，光刻后会产生大量废胶废液，会对环境造成污染。
基于上述研究，本发明实施例提供了一种电子元件的制备方法，该制备方法可适用于对电子元件的图案化。图1是本发明实施例提供的一种电子元件的制备方法的流程示意图，图2是本发明实施例提供的一种电子元件的制备方法在各步骤中的结构示意图。如图1和图2所示，该电子元件的制备方法包括以下步骤：
S110、提供基片；基片包括PN结。
其中，基片是指生产制备电子元件所使用的原始基板，该基片上设置有用于图案化的膜层结构110。通过对基片的图案化等操作，可制备出半导体芯片或集成电路板等电子元件。可选地，当用于制造半导体芯片时，基片可以是晶圆，晶圆上设置有用于图案化的半导体膜层结构；图2中示例性地示出了用于图案化的膜层结构110包括第一导电层111、第二导电层112和氧化层113。第一导电层111与第二导电层112构成PN结。需要说明的是，图2中的膜层结构仅仅是为了说明该电子元件的制备方法的工艺步骤，并不作为对本发明的限定。基片还可以包括其他功能层。并且第一导电层111可以是N型导电层或P型导电层；相应地，第二导电层112可以是P型导电层或N型导电层。本实施方式中，以第一导电层111为P型导电层、第二导电层112为N型导电层为例进行解释说明。当用于制造电路板等电子元件时，基片上设置有用于图案化的金属膜层结构。
S120、采用划片工艺对基片的PN结进行图案化，以在基片上形成凹槽120，凹槽120构成电子元件的膜层形状或电路结构。
其中，图案化是电子元件制备工艺的特定工序，需要将基片表面部分材料去除，并形成准确的膜层形状；或者需要将基片上的特定膜层结构中特定位置的材料去除，以形成电路结构。材料去除后，即在基片上形成对应的凹槽120。其中，各凹槽的形状、大小、深度可相同或不相同，示例性地，凹槽120的剖面形状可以是矩形、三角形、半圆形或梯形等。因此，本发明实施例提供的划片工艺属于刻蚀工艺的一种，可选地，划片工艺可以对基片上的膜层结构进行全刻蚀或半刻蚀。示例性地，在本实施方式中，划片工艺可以切透PN结，使凹槽120超过PN结的结深。即划片工艺产生的凹槽120的深度大于第二导电层112的深度，且小于第一导电层111与第二导电层112的和。也就是说，凹槽120切断第二导电层112，切划部分第一导电层111，但并不贯穿PN结，不贯穿膜层结构110。可选地，切割方式可以采用机械式切割或CCD定位切割等。
本实施例提供的电子元件的制备方法，可用于但不限于制备半导体放电管(Thyristor Surge Suppressors，TSS)、普通二极管，瞬态抑制二极管(Transient VoltageSuppressor，TVS)、三极管与可控硅等电子元件。
现有的凹槽刻蚀方法产生的凹槽如图3所示。图3中以N区为高浓度侧、P区为低浓度侧为例进行解释。由于现有的方法(如湿法腐蚀)的工艺特点，其产生的凹槽的侧壁如图3中的斜面所示，PN结的面积由高浓度侧(S1)向低浓度侧(S2)方向逐渐增大，这样的侧壁角度为负斜角。
继续参见图3，在P区和N区的交界面附近形成PN结，由于N区内电子很多而空穴很少，而P区内空穴很多电子很少，在PN结存在电子和空穴的浓度差别。这样，电子和空穴都要从浓度高的地方向浓度低的地方扩散。于是，有一些电子要从N区向P区扩散，也有一些空穴要从P区向N区扩散。它们扩散的结果就使P区一边失去空穴，留下了带负电的杂质离子，N区一边失去电子，留下了带正电的杂质离子。半导体中的离子不能任意移动，因此不参与导电。这些不能移动的带电粒子在P和N区交界面附近，形成了空间电荷区。
在凹槽的侧壁为负斜角的情况下，凹槽侧壁上接近表面部分的空间电荷区会发生弯曲，表面空间电荷区长度不再等于体内空间电荷区长度。N区带正电荷的粒子区长度会增加△L1，由原来的L1增长为L1+△L1；P区带负电荷的粒子区长度会减小△L2，由原来的L2减为L2-△L2。而当负斜角较大时，△L1<<△L2，会导致表面空间电荷区距离小于体内空间电荷区距离，即势垒宽度减小，从而增强表面电场。此时元件会在侧面击穿而不是底部击穿，且侧面击穿电压小于底部击穿电压，进而影响了器件的功率和开通速度。
由上述分析可见，形成凹槽侧壁的角度能够影响基片内部的杂质分布，进而影响空间电荷区的形成。通常电子元件要求击穿电压越接近底部击穿电压越好，因此凹槽侧壁的负斜角的角度越小越好。如图4所示，当凹槽处产生的斜角为直角时，PN结的面积在高浓度侧(S11)与在低浓度侧(S22)相等，表面空间电荷区在凹槽表面附近不发生偏转，N区带正电荷的粒子区长度仍为L11，P区带负电荷的粒子区长度仍为L22。优选的，凹槽侧壁为正斜角(即结面积由高浓度侧向低浓度侧方向减小)，可以使表面空间电荷区长度大于底部体内的空间电荷区长度。本实施例采用划片工艺形成凹槽，使得凹槽侧壁的角度更接近于直角。表面空间电荷区距离更接近于体内空间电荷区距离，实现低表面电场，提高产品的击穿电压；或者在施加相同的电压下，使用本实施例的制备方法时，可以选用电阻率更低的衬底基片进行处理，以降低残压，提高通流；同时，可以保证外电场接近体电场强度，从而可以实现击穿均匀，提高产品功率，降低漏电流。
可选地，划片工艺后还可以增加腐蚀等工序，使凹槽的侧壁变为倾斜角度较小的负斜角或直接变为正斜角。
本发明实施例提供的电子元件的制备方法，在基片上，采用划片工艺对基片的PN结进行图案化。本发明实施例采用划片工艺代替光刻工艺实现图案化，在制备工艺上至少能够实现以下有益效果：
1、划片工艺无需涂胶、曝光、显影等常规操作，从而简化了工艺流程，操作过程更为便捷，降低了流片时间，使得电子元件的制备周期缩短，成本降低。
2、划片工艺无超净厂房、超净水等方面的需求，从而降低了对环境的洁净度要求，有利于降低电子元件的制备成本和前期投入。
3、划片工艺不会产生污染性废料，使电子元件的制备更环保。
同时，相比于采用现有工艺，采用该电子元件的制备方法，在基片上形成的凹槽更接近直角，使得凹槽表面的表面空间电荷区的长度更加接近体内空间电荷区的长度，可以提高电子元件的击穿电压，提高通流，降低漏电流。
图5是本发明实施例提供的另一种电子元件的制备方法的流程示意图，图6是本发明实施例提供的另一种电子元件的制备方法在各步骤中的结构示意图。如图5和图6所示，在上述各实施方式的基础上，可选地，本实施方式对凹槽的处理步骤进行了进一步地补充。该电子元件的制备方法包括：
S510、提供基片；基片包括PN结。
S520、在基片上形成对位标记520。
具体地，对位标记520可以采用油墨喷涂、刻蚀或激光等方法刻印在基片上。对位标记520可以是涂覆在基片表面的标记，也可以是在基片表面形成小的凹槽。示例性地，形成对位标记520的凹槽深度小于氧化层的厚度，或者形成对位标记520的凹槽深度与氧化层的厚度相等。可选地，对位标记520可以为点状、一字状或十字状等，图6中对位标记520以一字状凹槽为例。
S530、根据对位标记520，采用划片工艺对基片的PN结进行图案化，以在基片上形成凹槽530，凹槽530构成电子元件的膜层形状或电路结构。
如图6所示，凹槽530切断PN结，即凹槽530的深度超过PN结N区的深度，但不贯穿PN结。可选地，若产品需要双面切划，可以将正面的划切痕迹作为背面划切的对位标记。
本实施方式中，在采用划片工艺图案化之前，首先在基片上形成对位标记520，可以提高电子元件制备的精度。
图7是本发明实施例提供的又一种电子元件的制备方法的流程示意图，图8是本发明实施例提供的又一种电子元件的制备方法在各步骤中的结构示意图。如图7和图8所示，在上述各实施方式的基础上，本实施方式对凹槽的处理进行了进一步地补充。该电子元件的制备方法包括：
S210、提供基片。
S220、采用激光刻号对位的方式，在基片上形成对位标记210。
其中，使用激光刻号对位的方式可以在基片上精确对位，该对位标记210可以在后续划片步骤中精确指示划片的位置，从而提升划片工艺的精度，使得划片工艺能够满足电子元件的图案化的精度要求。图8中以对位标记210为一字型凹槽为例。
S230、根据对位标记210，采用划片工艺对基片进行图案化，以在基片上形成凹槽220。
其中，划片工艺可以包括砂轮划片工艺、激光划片工艺或金刚石划片工艺。示例性地，划片工艺的划片参数主要包括：切割模式、切割参数(步进速度、切割参数等)。对于不同的电子元件的制备，可以根据实际需要选择相应的划片工艺方式和参数。示例性地，图8示出了在S230中形成的凹槽220的形状为矩形。
可选地，在需要的凹槽220深度较浅时，可以选择砂轮划片工艺产生较浅的表面损伤层，为后续的台面腐蚀处理提供深度余量。
S240、采用台面腐蚀工艺对凹槽220进行腐蚀，形成腐蚀凹槽230。
其中，台面腐蚀工艺可以包括：干法腐蚀工艺或湿法腐蚀工艺等。台面腐蚀凹槽的作用包括：去除凹槽中残留的划片工艺产生的废屑等杂质，并将凹槽腐蚀到预设深度和预设形状。将凹槽腐蚀到预设深度是指，对于采用划片工艺形成的凹槽220，进行台面腐蚀处理，可以增加凹槽的深度至预设深度。对于预设深度，若太浅可能导致产品无法形成电性；若太深则可能导致产品碎裂，在实际应用中可以根据需要选择预设深度。将凹槽腐蚀形成预设形状是指，若采用划片工艺形成的凹槽220为矩形或带有棱角，可以通过台面腐蚀工艺，形成弧形或半圆形等的腐蚀凹槽230。
可选地，在本实施方式中，可以是划片工艺产生的凹槽220切断PN结，即凹槽220的深度已经超过PN结中N区的深度，然后通过台面腐蚀工艺稍稍加深和修饰形状，形成腐蚀凹槽230。也可以是划片工艺产生的凹槽220的深度并没有超过PN结的结深，即凹槽220没有切断PN结，还未切划至P区，然后通过台面腐蚀的工序使腐蚀凹槽230切断PN结。
具体地，干法腐蚀主要是指利用等离子体放电产生的化学过程对材料表面的加工，包括：等离子体腐蚀(纯化学过程)、反应离子腐蚀(物理化学过程)、聚焦离子束腐蚀(纯物理过程)等方法。湿法腐蚀是指利用化学试剂或溶液通过化学反应进行腐蚀的方法，实质上是一种化学腐蚀过程。
湿法腐蚀的优点是选择性好、重复性好、生产效率高、设备简单和成本低；缺点是钻蚀严重，对图形的控制性较差。干法腐蚀的优点是分辨率高、各向异性腐蚀能力强与选择比大；缺点是步骤复杂和有离子向衬底传输等。在实际应用时，可根据需要选择具体地腐蚀工艺。
进一步地，无论采用何种台面腐蚀工艺，在进行台面腐蚀处理后，还需要对基片进行清洗和烘干处理，以清除台面腐蚀工艺后残留的废渣、废液等。
S250、采用钝化工艺对腐蚀凹槽230进行钝化处理。
其中，钝化工艺可以包括：在腐蚀凹槽230表面涂抹玻璃粉等。钝化处理产生的钝化表面240可以使材料表面转化为不易被氧化的状态，从而保护被图案化的器件。
本发明实施例提供的电子元件的制备方法，在采用划片工艺形成凹槽后，进一步采用台面腐蚀工艺对凹槽进行腐蚀，使得凹槽达到预设深度和预设形状，并且保证凹槽平滑无杂质。以及采用钝化工艺对腐蚀凹槽进行钝化处理，可以进一步保护被图案化的器件。
在上述各实施例中示例性地示出了对基片进行单面图案化，并非对本发明的限定。下面就采用划片工艺对基片进行双面图案化的步骤进行说明，但不作为对本发明的限定。
图9是本发明实施例提供的又一种电子元件的制备方法的流程示意图，图10是本发明实施例提供的又一种电子元件的制备方法在各步骤形成的结构示意图。如图9和图10所示，以NPN结构的半导体芯片的制备为例，其制备方法包括以下步骤：
S310、提供基片。
示例性地，基片具体包括第一N型半导体层411、P型半导体层412、第二N型半导体层413、第一氧化层421和第二氧化层422。
S320、采用激光刻号对位的方式，在基片的上表面形成上对位标记311，在基片的下表面形成下对位标记312。
其中，NPN结构或PNP结构等具有对称结构的双向半导体芯片，需要在对称的两个PN结的位置进行图案化。通过在基片的上表面和下表面均形成对位标记，且上对位标记311和下对位标记312的位置对应，有利于根据上对位标记311和下对位标记312在基片的上下表面相对应的位置刻划同样的凹槽，使得上下表面的凹槽位置偏差精度较小，进一步提升了划片工艺的精度。其中，示例性地，上对位标记311和下对位标记312均为一字划痕。上对位标记311和下对位标记312共同构成对位标记。
S330、根据上对位标记311和下对位标记312，采用划片工艺对基片进行图案化，以在基片上形成上凹槽321和下凹槽322。
其中，根据上对位标记311，采用划片工艺对基片进行图案化，以在基片上形成上凹槽321；根据下对位标记312，采用划片工艺对基片进行图案化，以在基片上形成上凹槽322。
S340、采用台面腐蚀工艺对上凹槽321和下凹槽322进行腐蚀，形成上腐蚀凹槽331和下腐蚀凹槽332。
其中，采用台面腐蚀工艺对上凹槽321进行腐蚀，形成上腐蚀凹槽331；对下凹槽322进行腐蚀，形成下腐蚀凹槽332。
S350、采用钝化工艺对上腐蚀凹槽331和下腐蚀凹槽332进行钝化处理。
其中，钝化处理后形成的钝化表面包括上钝化表面341和下钝化表面342。可选地，在上腐蚀凹槽331处涂抹玻璃粉，形成上钝化表面341；在下腐蚀凹槽332处涂抹玻璃粉，形成下钝化表面342。
本实施方式中，采用激光刻号双面对位，在基片上形成上对位标记和下对位标记，使得上下表面的凹槽位置偏差精度较小，进一步提升了划片工艺的精度。
图11是本发明实施例提供的又一种电子元件的制备方法的流程示意图，图12是本发明实施例提供的又一种电子元件的制备方法在S410至S460形成的结构示意图；图13是本发明实施例提供的又一种电子元件的制备方法在S470至S4B0形成的结构示意图。如图11、图12和图13所示，在上述各实施方式的基础上，本实施方式对基片的前序处理和后续处理进行了进一步地补充。具体地，电子元件为半导体芯片。该电子元件的制备方法包括：
S410、提供原料片。
S420、对原料片进行扩散处理，形成含有PN结的基片。
其中，PN结为采用不同的掺杂工艺，通过扩散作用，将P型半导体与N型半导体制作在同一块原料片上，在它们的交界面形成的空间电荷区。扩散包括：高温下汽相形成的化学源扩散、掺杂氧化物源的扩散和离子注入层的退火与扩散等。图12中示例性地，形成含有PN结的基片为NPN结构，具体包括第一N型半导体层411、P型半导体层412和第二N型半导体层413。
S430、使用热氧化法在含有PN结的基片的上下表面分别形成第一氧化层和第二氧化层。
其中，第一氧化层和第二氧化层的作用相当于在基片表面形成钝化层，依靠其稳定、耐腐蚀、不溶于水的特性，在加工过程中起阻挡杂质的作用。氧化层的材料包括但不限于：二氧化硅(SiO2)、半绝缘多晶硅(Semi-Insulating Polycrystalline Silicon，SIPOS)和低温氧化物(Low Temperature Oxide，LTO)等。
可选地，为了后续加工步骤的精确性，在此步骤后可以增加清洗和烘干的步骤。
S440、采用激光刻号对位的方式，在基片的上表面形成上对位标记；在基片的下表面形成下对位标记。
S450、采用划片工艺对基片进行图案化，根据上对位标记，在基片上形成上凹槽；根据下对位标记，在基片上形成下凹槽。
S460、采用台面腐蚀工艺，对上凹槽进行腐蚀，形成上腐蚀凹槽；对下凹槽进行腐蚀，得到下腐蚀凹槽。
S470、采用钝化工艺对上腐蚀凹槽和下腐蚀凹槽进行钝化处理。
S480、对钝化处理后的基片进行腐蚀处理。
其中，腐蚀处理是为了除去基片上下表面剩余的第一氧化层和第二氧化层。腐蚀处理包括干法腐蚀或湿法腐蚀。此处的腐蚀处理与S460中台面腐蚀针对的对象不同。以含有SiO2氧化层的硅片为例，S460中台面腐蚀针对的是凹槽中的硅材料，而S480中的腐蚀针对的是SiO2氧化层。再以湿法腐蚀为例，针对硅，可以选择HF、HNO3与CH3COOH的比例为3:5:3的腐蚀液；针对SiO2可以选择HF与H2O比例为1:10的腐蚀液。
S490、对腐蚀处理后的基片进行表面金属化处理。
表面金属化为通过各种表面处理技术在基片表面形成一层金属层的过程，比如化学镀法、金属喷镀法与真空镀膜法等。该金属层作为导电层使用。
S4A0、对表面金属化处理后的基片进行电性测试。
具体地，通过电性测试判断基片上形成的电子元件是否为合格产品。对于半导体芯片，基片即为晶圆，电性测试即晶圆测试，是对芯片上的每个晶粒进行针测，测试其电气特性，不合格的晶粒会被标记，当晶圆以晶粒为单位切割成单独的芯片时，有标记的晶粒会被直接淘汰，不再进行下一制程。晶圆测试是提高半导体器件良率的关键步骤之一。
S4B0、对电性测试后的基片进行切割，以得到单片芯片。
其中，在一个晶圆上通常有几百个至数千个芯片连在一起，芯片之间留有几十微米的间隙，以便于切割。切割基片可以采用划片工艺，也可以采用激光切割工艺。可选地，可以使用划片工艺在晶圆表面划出了一道浅痕(实际是划断了晶片的晶向组织)；之后从工作台上取下划好的晶圆，将其反置放在一个柔性支撑垫上，用圆柱滚筒向其施加压力，使晶圆顺着划痕处断开，芯片得以成功分离。也可以将晶圆完全锯开(切割透)得到单片芯片。
可选地，在得到单片芯片后，可以再次对芯片进行检验。比如常规表面检验(有无划偏、崩边等)和电性抽检等。
本实施方式提供的电子元件的制备方法，在图案化的凹槽处将晶圆分割为单片芯片，将图案化和芯片分割的工序结合起来，省去了单片芯片分割时需要光刻或腐蚀等方法形成划片道的步骤，进一步地简化了工艺流程，使操作过程更为便捷降低了流片时间，使得电子元件的制备周期缩短，成本降低。
图12和图13中示例性地示出了在图案化的凹槽处将晶圆分割为单片芯片(即外台面产品)，并非对本发明的限定，在其他实施例中，还可以在凹槽以外的区域对晶圆切割形成多个单片芯片(即内台面产品)。示例性地，图14是本发明实施例提供的又一种电子元件的制备方法在S4B0形成的结构示意图，图15是本发明实施例提供的又一种电子元件的制备方法在S470至S4B0形成的结构示意图。与上述各实施例不同的是，采用划片工艺形成的凹槽设置在芯片的中间部分，切割部位两芯片的凹槽之间；且在S480中，芯片的边缘，即两个相邻芯片的凹槽之间的氧化层不腐蚀。
本发明实施例提供的电子元件的制备方法，在基片上形成上对位标记和下对位标记，并根据对位标记，采用划片工艺对基片进行图案化。本发明实施例采用划片工艺代替光刻工艺实现图案化，至少能够实现以下有益效果：
1、划片工艺无需涂胶、曝光、显影等常规操作，从而简化了工艺流程，操作过程更为便捷，降低了流片时间，使得电子元件的制备周期缩短，成本降低。
2、划片工艺无超净厂房、超净水等方面的需求，从而降低了对环境的洁净度要求，有利于降低电子元件的制备成本和前期投入。
3、划片工艺不会产生污染性废料，使电子元件的制备更环保。
4、采用激光刻号双面对位，在基片上形成上对位标记和下对位标记，使得上下表面的凹槽位置偏差精度较小，进一步提升了划片工艺的精度。
本发明实施例还提供了一种电子元件，该电子元件采用如本发明任意实施例所提供的电子元件的制备方法制备而成，具有相应的有益效果。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (13)

1.一种电子元件的制备方法，其特征在于，包括：
提供基片；所述基片包括PN结；
采用划片工艺对所述基片的PN结进行图案化，以在所述基片上形成凹槽，所述凹槽构成所述电子元件的膜层形状或电路结构。
2.根据权利要求1所述的电子元件的制备方法，其特征在于，在所述采用划片工艺对所述基片的PN结进行图案化之前，还包括：
在所述基片上形成对位标记。
3.根据权利要求2所述的电子元件的制备方法，其特征在于，在所述基片上形成对位标记，包括：
采用激光刻号对位的方式，在所述基片上形成对位标记。
4.根据权利要求2所述的电子元件的制备方法，其特征在于，在所述基片上形成对位标记，包括：
采用激光刻号对位的方式，在所述基片的上表面形成上对位标记，在所述基片的下表面形成下对位标记；
其中，所述上对位标记和所述下对位标记的位置对应。
5.根据权利要求1所述的电子元件的制备方法，其特征在于，在所述采用划片工艺对所述基片的PN结进行图案化之后，还包括：
采用台面腐蚀工艺对所述凹槽进行腐蚀。
6.根据权利要求5所述的电子元件的制备方法，其特征在于，所述台面腐蚀工艺包括：
干法腐蚀工艺或湿法腐蚀工艺。
7.根据权利要求5所述的电子元件的制备方法，其特征在于，在采用台面腐蚀工艺对所述凹槽进行腐蚀之后，还包括：
采用钝化工艺对所述腐蚀凹槽进行钝化处理。
8.根据权利要求7所述的电子元件的制备方法，其特征在于，所述钝化工艺包括：
在所述腐蚀凹槽表面涂抹玻璃粉。
9.根据权利要求7所述的电子元件的制备方法，其特征在于，在采用钝化工艺对所述腐蚀凹槽进行钝化处理之后，还包括：
对所述钝化处理后的基片进行腐蚀处理；
对所述腐蚀处理后的基片进行表面金属化处理；
对所述表面金属化处理后的基片进行电性测试；
对所述电性测试后的基片进行切割，以得到单片芯片。
10.根据权利要求1所述的电子元件的制备方法，其特征在于，所述划片工艺包括：
砂轮划片工艺、激光划片工艺或金刚石划片工艺。
11.根据权利要求1所述的电子元件的制备方法，其特征在于，所述电子元件为半导体芯片。
12.根据权利要求1所述的电子元件的制备方法，其特征在于，所述提供基片包括：
对原料片进行扩散处理，形成含有PN结的基片；
使用热氧化法在所述含有PN结的基片的上下表面形成氧化层。
13.一种电子元件，其特征在于，所述电子元件采用如权利要求1-12任一所述的电子元件的制备方法制备而成。
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