CN112069751B - 一种pcie链路设计用等概率doe极限仿真方法、程序及介质 - Google Patents

一种pcie链路设计用等概率doe极限仿真方法、程序及介质 Download PDF

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Abstract

本发明公开一种PCIE链路设计用等概率DOE极限仿真方法、程序及介质。PCIE链路设计用等概率DOE极限仿真方法包括创建PCIE仿真链路；利用因素组合寻找最优的TXLE因子；将长度因素作为常量，非长度因素作为变量生成第一DOEcase；将所述长度因素作为变量导入任一所述第一DOEcase生成第二DOEcase；所述PCIE仿真链路配置最优的所述TXLE因子，所述PCIE仿真链路仿真所有的所述第二DOEcase；统计同一长度因素参数对应的失败的所述第二DOEcase的数量；根据失败的所述第二DOEcase的数量判断该长度是否为极限长度。PCIE链路设计用等概率DOE极限仿真程序实现所述方法。本发明能够有效的保证形成的仿真结果是等概率的，根据仿真结果统计的同一长度因素参数对应的失败的所述第二DOEcase的数量有意义。

Description

一种PCIE链路设计用等概率DOE极限仿真方法、程序及介质
技术领域
本发明涉及PCIE链路设计领域，尤其涉及一种PCIE链路设计用等概率 DOE极限仿真方法、程序及介质。
背景技术
随着PCIE的快速发展，目前PCIE已经发展到PCIE5.0和6.0。PCIE作为服务器单板设计的主要总线，是互联GPU、网卡、SSD的主要信号。PCIE5.0 作为这一平台的主要信号，信号速率已经达到32G，更高的速率意味着更短的互联长度，更严的串扰和损耗要求。寻找极限的互联长度，来降低设计风险，对降低研发成本有重要的意义。
现有技术中，不管采用何种寻优算法来进行硬件试验性设计都会造成高昂的研发成本PCIE链路试验性设计来寻找PCIE链路长度的极限是成本都是很高的；一般采用仿真来寻找长度极限，仿真时将影响PCIE通道的因素作为变量进行配置仿真，然后统计某一长度下对应的仿真结果中眼高、眼宽以及输入损失不符合要求的仿真结果数量，如果某长度对应的不符合要求的仿真结果数量刚一定阈值，说明该长度为长度极限。但是采用这种方法，DOE过程中不同长度DOEcase的概率无法保证是等概率的，因而无法保证结果可靠性。
发明内容
本发明提供PCIE链路设计用等概率DOE极限仿真方法，旨在解决现有技术中利用DOE确定PCIE链路长度极限时，不同长度DOEcase的概率无法保证是等概率的，因而无法保证结果可靠性的问题。
为实现上述目的，本发明提供一种PCIE链路设计用等概率DOE极限仿真方法，包括：
创建PCIE仿真链路；
利用因素组合寻找最优的TXLE因子；
将长度因素作为常量，非长度因素作为变量生成第一DOEcase；将所述长度因素作为变量导入任一所述第一DOEcase生成第二DOEcase；
所述PCIE仿真链路配置最优的所述TXLE因子，所述PCIE仿真链路仿真所有的所述第二DOEcase；
统计同一长度因素参数对应的失败的所述第二DOEcase的数量；根据失败的所述第二DOEcase的数量判断该长度是否为极限长度。
优选地，所述PCIE仿真链路配置包括SSD仿真组件、SSD通道仿真组件、PCB通道仿真组件以及CPU仿真组件；所述SSD仿真组件配置SSD封装因素的参数、所述SSD通道仿真组件配置SSD通道因素的参数，所述PCB 通道仿真组件配置PCB通道因素的参数，所述CPU仿真组件配置CPU封装走线因素的参数、CPU接收端因素的参数、Cpad因素的参数以及CPU驱动能力因素的参数。
优选地，利用因素组合寻找最优的TXLE因子包括：
设计PCIE仿真链路中的因素组合；
利用所述PCIE仿真链路仿真获取不同TXLE因子对应的不同因素组合的眼宽与眼高数据；
取眼宽和眼高数值大且样本标准偏差小的作为最优的TXLE因子。
优选地，将所述SSD封装因素、SSD通道因素、PCB通道因素、CPU接收端因素、CPU封装走线因素、Cpad因素以及所述CPU驱动能力因素下的参数根据各自的衡量阈值划分为第一级、第二级和第三级。
优选地，所述因素组合包括第一组合、第二组合、第三组合、第四组合和第五组合，其中，
所述第一组合包括各自参数属于第一级的第一目标SSD封装因素、第一目标SSD通道因素、第一目标PCB通道因素、第一目标CPU封装走线因素、第一目标CPU接收端因素、第一目标Cpad因素以及第一目标CPU驱动能力因素；
所述第二组合包括各自参数属于第二级的第二目标SSD封装因素、第二目标SSD通道因素、第二目标PCB通道因素、第二目标CPU封装走线因素、第二目标CPU接收端因素、第二目标Cpad因素以及第二目标CPU驱动能力因素；
所述第三组合包括各自参数属于第三级的第三目标SSD封装因素、第三目标SSD通道因素、第三目标PCB通道因素、第三目标CPU封装走线因素、第三目标CPU接收端因素、第三目标Cpad因素以及第三目标CPU驱动能力因素；
所述第四组合包括所述第二目标SSD封装因素、所述第三目标SSD通道因素、所述第二目标PCB通道因素、第四目标CPU封装走线因素、所述第三目标CPU接收端因素、所述第二目标Cpad因素以及所述第三目标CPU驱动能力因素；
所述第五组合包括所述第三目标SSD封装因素、所述第二目标SSD通道因素、所述第三目标PCB通道因素、第五目标CPU封装走线因素、所述第二目标CPU接收端因素、第三目标Cpad因素以及第二目标CPU驱动能力因素。
优选地，在所述CPU封装走线因素中以阻抗因素表示各个走线的阻抗值，所述第四目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第二目标CPU封装走线因素中阻抗因素值；所述第五目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第三目标CPU封装走线因素中阻抗因素值。
优选地，在将长度因素作为常量，非长度因素作为变量生成第一DOEcase 前，分析形成眼宽和眼高响应曲面的因素之间的相关性，在配置所述第一 DOEcase和所述第二DOEcase时对相关的因素关联配置。
优选地，分析因素相关性时采用二阶响应。
一种PCIE链路设计用的等概率DOE极限仿真程序，实现所述的PCIE 链路设计用等概率DOE极限仿真方法。
一种PCIE链路设计用的等概率DOE极限仿真的介质，所述介质存储至少一条指令，所述指令实现所述的PCIE链路设计用等概率DOE极限仿真方法。
本申请提出的一种PCIE链路设计用等概率DOE极限仿真方法、程序及介质具体有以下有益效果：
本申请提出的一种PCIE链路设计用等概率DOE极限仿真方法利用所述参数组合寻找最优的TXLE因子，利用最优的TXLE因子配置所述PCIE仿真链路，保证所述PCIE仿真链路能够获取PCB通道长度因素的参数的极限值；通过将长度因素作为常量，非长度因素作为变量来生成概率相同的第一 DOEcase，在概率相同的第一DOEcase导入长度因素，来生成概率相同第二 DOEcase，通过所述PCIE仿真链路对所述第二DOEcase进行仿真，保证形成的仿真结果是等概率的，根据仿真结果统计的同一长度因素参数对应的失败的所述第二DOEcase的数量与阈值具有可比性，从而保证结果的正确。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1是本发明实施例中PCIE链路设计用等概率DOE极限仿真方法的流程图；
图2是本发明实施例中参数组合的各个组合包含内容示意图；
图3是本发明实施例中参数组合的各个组合包含因素的参数等级示意图；
图4是本发明实施例中TXLE因子与眼宽的关系以及样本标准差示意图；
图5是本发明实施例中TXLE因子与眼高的关系以及样本标准差示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
参阅图1所示，本发明提供本发明提供一种PCIE链路设计用等概率DOE 极限仿真方法，包括一下步骤：
S100，创建PCIE仿真链路；在具体实施过程中，所述PCIE仿真链路配置包括SSD仿真组件、SSD通道仿真组件、PCB通道仿真组件以及CPU仿真组件；所述SSD仿真组件配置SSD封装因素的参数、所述SSD通道仿真组件配置SSD通道因素的参数，所述PCB通道仿真组件配置PCB通道因素的参数，所述CPU仿真组件配置CPU封装走线因素的参数、CPU接收端因素的参数、Cpad因素的参数以及CPU驱动能力因素的参数。
S200，利用因素组合寻找最优的TXLE因子；具体实施过程中，将所述 SSD封装因素、SSD通道因素、PCB通道因素、CPU接收端因素、CPU封装走线因素、Cpad因素以及所述CPU驱动能力因素下的参数根据各自的衡量阈值划分为第一级、第二级和第三级。以SSD通道因素的通道阻抗来说明，第一级表示通道阻抗值在正常范围，第二级表示通道阻抗值在较高的范围，第三级表示通道阻抗值在较低的范围，由衡量通道阻抗的阈值划分。
S201，设计PCIE仿真链路中的因素组合；结合参阅图2和图3所示，
所述因素组合包括第一组合、第二组合、第三组合、第四组合和第五组合，其中，
所述第一组合包括各自参数属于第一级的第一目标SSD封装因素、第一目标SSD通道因素、第一目标PCB通道因素、第一目标CPU封装走线因素、第一目标CPU接收端因素、第一目标Cpad因素以及第一目标CPU驱动能力因素；
所述第二组合包括各自参数属于第二级的第二目标SSD封装因素、第二目标SSD通道因素、第二目标PCB通道因素、第二目标CPU封装走线因素、第二目标CPU接收端因素、第二目标Cpad因素以及第二目标CPU驱动能力因素；
所述第三组合包括各自参数属于第三级的第三目标SSD封装因素、第三目标SSD通道因素、第三目标PCB通道因素、第三目标CPU封装走线因素、第三目标CPU接收端因素、第三目标Cpad因素以及第三目标CPU驱动能力因素；
所述第四组合包括所述第二目标SSD封装因素、所述第三目标SSD通道因素、所述第二目标PCB通道因素、第四目标CPU封装走线因素、所述第三目标CPU接收端因素、所述第二目标Cpad因素以及所述第三目标CPU驱动能力因素；
所述第五组合包括所述第三目标SSD封装因素、所述第二目标SSD通道因素、所述第三目标PCB通道因素、第五目标CPU封装走线因素、所述第二目标CPU接收端因素、第三目标Cpad因素以及第二目标CPU驱动能力因素。
其中，在所述CPU封装走线因素中以阻抗因素表示各个走线的阻抗值，所述第四目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第二目标CPU封装走线因素中阻抗因素值；所述第五目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第三目标CPU封装走线因素中阻抗因素值。
S202，利用所述PCIE仿真链路仿真获取不同TXLE因子对应的不同因素组合的眼宽与眼高数据；
具体的，通过所述PCIE仿真链路配置所述第一组合参数，并遍历40种所述TXLE因子；通过所述PCIE仿真链路配置所述第二组合参数，并遍历 40种所述TXLE因子；通过所述PCIE仿真链路配置所述第三组合参数，并遍历40种所述TXLE因子；通过所述PCIE仿真链路配置所述第四组合参数，并遍历40种所述TXLE因子；通过所述PCIE仿真链路配置所述第五组合参数，并遍历40种所述TXLE因子。根据仿真的结果获取TXLE因子与眼图的眼宽、眼高的关系。结合参阅图4和图5所示，图4上方为40种TXLE因子对应的第一组合、第二组合、第三组合、第四组合和第五组合的眼宽输出，下方为眼宽的标准偏差；图5上方为40种TXLE因子对应的第一组合、第二组合、第三组合、第四组合和第五组合的眼高输出，下方为眼高的标准偏差。
S203，在选取最优的TXLE因子时，取眼宽和眼高数值大且样本标准偏差小的作为最优的TXLE因子。
S300，将长度因素作为常量，非长度因素作为变量生成第一DOEcase；
S400，将所述长度因素作为变量导入任一所述第一DOEcase生成第二 DOEcase。在具体进行步骤S300之前，分析形成眼宽和眼高响应曲面的因素之间的相关性，且分析因素相关性时采用二阶响应。在配置所述第一DOEcase 和所述第二DOEcase时对相关的因素关联配置。
S500，所述PCIE仿真链路配置最优的所述TXLE因子，所述PCIE仿真链路仿真所有的所述第二DOEcase；将所有的所述第二DOEcase的参数配置到所述PCIE仿真链路，输出所有的所述第二DOEcase的仿真眼图，分析每个所述仿真眼图的眼宽、眼高和输入损失，判断所述第二DOEcase是否失败。
S600，统计同一长度因素参数对应的失败的所述第二DOEcase的数量；根据失败的所述第二DOEcase的数量判断该长度是否为极限长度。具体的，同一长度因素参数对应的失败的所述第二DOEcase的数量，将该数量与设定的允许失败阈值比较，如果等于所述允许失败阈值则该长度为极限长度，如果大于所述允许失败阈值，则该长度超出极限长度，如果小于所述允许失败阈值，则该长度还未达到极限长度。
本发明提供一种PCIE链路设计用的等概率DOE极限仿真程序，所述 PCIE链路设计用的等概率DOE极限仿真程序实现所述的PCIE链路设计用等概率DOE极限仿真方法。
本发明提供一种PCIE链路设计用的等概率DOE极限仿真的介质，所述介质存储至少一条指令，所述指令实现所述的PCIE链路设计用等概率DOE 极限仿真方法。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和 /或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读介质中，上述提到的介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (9)

1.一种PCIE链路设计用等概率DOE极限仿真方法，其特征在于，包括：
创建PCIE仿真链路；
利用因素组合寻找最优的TXLE因子；
将长度因素作为常量，非长度因素作为变量生成第一DOEcase；将所述长度因素作为变量导入任一所述第一DOEcase生成第二DOEcase；
所述PCIE仿真链路配置最优的所述TXLE因子，所述PCIE仿真链路仿真所有的所述第二DOEcase；
统计同一长度因素参数对应的失败的所述第二DOEcase的数量；根据失败的所述第二DOEcase的数量判断该长度是否为极限长度。
2.根据权利要求1所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，所述PCIE仿真链路配置包括SSD仿真组件、SSD通道仿真组件、PCB通道仿真组件以及CPU仿真组件；所述SSD仿真组件配置SSD封装因素的参数、所述SSD通道仿真组件配置SSD通道因素的参数，所述PCB通道仿真组件配置PCB通道因素的参数，所述CPU仿真组件配置CPU封装走线因素的参数、CPU接收端因素的参数、Cpad因素的参数以及CPU驱动能力因素的参数。
3.根据权利要求1所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，利用因素组合寻找最优的TXLE因子包括：
设计PCIE仿真链路中的因素组合；
利用所述PCIE仿真链路仿真获取不同TXLE因子对应的不同因素组合的眼宽与眼高数据；
取眼宽和眼高数值大且样本标准偏差小的作为最优的TXLE因子。
4.根据权利要求2所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，将所述SSD封装因素、SSD通道因素、PCB通道因素、CPU接收端因素、CPU封装走线因素、Cpad因素以及所述CPU驱动能力因素下的参数根据各自的衡量阈值划分为第一级、第二级和第三级。
5.根据权利要求4所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，所述因素组合包括第一组合、第二组合、第三组合、第四组合和第五组合，其中，
所述第一组合包括各自参数属于第一级的第一目标SSD封装因素、第一目标SSD通道因素、第一目标PCB通道因素、第一目标CPU封装走线因素、第一目标CPU接收端因素、第一目标Cpad因素以及第一目标CPU驱动能力因素；
所述第二组合包括各自参数属于第二级的第二目标SSD封装因素、第二目标SSD通道因素、第二目标PCB通道因素、第二目标CPU封装走线因素、第二目标CPU接收端因素、第二目标Cpad因素以及第二目标CPU驱动能力因素；
所述第三组合包括各自参数属于第三级的第三目标SSD封装因素、第三目标SSD通道因素、第三目标PCB通道因素、第三目标CPU封装走线因素、第三目标CPU接收端因素、第三目标Cpad因素以及第三目标CPU驱动能力因素；
所述第四组合包括所述第二目标SSD封装因素、所述第三目标SSD通道因素、所述第二目标PCB通道因素、第四目标CPU封装走线因素、所述第三目标CPU接收端因素、所述第二目标Cpad因素以及所述第三目标CPU驱动能力因素；
所述第五组合包括所述第三目标SSD封装因素、所述第二目标SSD通道因素、所述第三目标PCB通道因素、第五目标CPU封装走线因素、所述第二目标CPU接收端因素、第三目标Cpad因素以及第二目标CPU驱动能力因素。
6.根据权利要求5所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，在所述CPU封装走线因素中以阻抗因素表示各个走线的阻抗值，所述第四目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第二目标CPU封装走线因素中阻抗因素值；所述第五目标CPU封装走线因素的阻抗因素的设置为所述第三目标CPU封装走线因素中阻抗因素值与所述第三目标CPU封装走线因素中阻抗因素值的交替、且起始的阻抗因素值为所述第三目标CPU封装走线因素中阻抗因素值。
7.根据权利要求1所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，在将长度因素作为常量，非长度因素作为变量生成第一DOEcase前，分析形成眼宽和眼高响应曲面的因素之间的相关性，在配置所述第一DOEcase和所述第二DOEcase时对相关的因素关联配置。
8.根据权利要求7所述的PCIE链路设计用等概率DOE极限仿真方法，其特征在于，分析因素相关性时采用二阶响应。
9.一种PCIE链路设计用的等概率DOE极限仿真的介质，其特征在于，所述介质存储至少一条指令，所述指令实现权利要求1-8任一所述的PCIE链路设计用等概率DOE极限仿真方法。
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