CN107016223B - 一种抗硬件木马芯片设计方法及系统 - Google Patents
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Abstract
本申请实施例公开了一种抗硬件木马芯片设计方法及系统，包括：获取集成电路内部节点的转换概率；将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。当选择对应的内部节点插入与逻辑门或者或逻辑门后，提高了对应节点的转换概率，对应的整个集成电路中的转换概率也进一步提高，因此当硬件木马选择节点插入时，增加了硬件木马被激活的概率，因此使得硬件木马找不到合适的插入点插入到集成电路中，降低了集成电路被硬件木马攻击的风险。
Description
技术领域
本申请涉及芯片设计技术领域，尤其涉及一种抗硬件木马芯片设计方法及系统。
背景技术
芯片设计一般包括集成电路设计和电路封装两部分，一般是先根据产品需求通过集成电路的研发完成集成电路的设计，然后将设计完成的集成电路进行封装，完成芯片的设计。随着IP复用技术的发展，集成电路的很多功能模块也可能是设计者直接从第三方的IP设计公司购入，并非完全自行设计。这种整体设计与模块设计相互独立，以及设计和生产分离的产业模式。
但是上述的设计模式决定了芯片在电路设计、生产制造以及使用过程中都会存在安全隐患。例如，在设计过程中，IP提供方可能在设计者不知情的情况下，在提供的IP模块中植入硬件木马。在生产过程中，生产者也可能会利用芯片集成电路版图中存在的空余空间，在设计者不知情的情况下，在芯片生产过程中植入木马。在使用过程中，用户升级固件程序时也有可能在存储器中被植入木马。硬件木马是指在集成电路设计或制造过程中对电路的恶意修改，使芯片在某些条件下失效，或从芯片中窃取信息。硬件木马可以独立完成攻击功能，如泄露信息给攻击者、改变电路功能、甚至直接破坏电路；也可以在上层恶意软件的协同配合下完成类似功能。硬件木马能够实现对专用集成电路(ASIC)、微处理器、微控制器、网络处理器、数字信号处理器等硬件的修改以及对FPGA比特流的修改这些木马电路可以在芯片工作时窃听并传播其内部信息；或者在芯片中设置某种开关，在某些特定的指令或外部条件下，造成芯片意外的报废。
发明内容
本申请提供了一种抗硬件木马芯片设计方法及系统，以解决传统的芯片设计使得芯片易被硬件木马攻击的问题。
一种抗硬件木马芯片设计方法，所述方法包括：获取集成电路内部节点的转换概率；将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。
优选地，所述获取集成电路内部节点的转换概率包括：获得所述集成电路每个内部节点的信号概率；据所述信号概率获得集成电路内部节点的转换概率。
优选地，所述将转换概率低于预设转换概率阈值的内部节点构成第一节点集合，包括：将所述内部节点根据转换概率按照升序进行排序；选择出所述转换概率小于预设转换概率阈值的节点，构成第一节点集合。
优选地，所述从第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合，包括：获取所述第一节点集合中最小信号概率的节点，构成第三节点集合；获取所述第三节点集合中内部节点的逻辑深度；将所述第三节点集合中的节点按照节点的逻辑深度进行排序，构成第四节点集合；从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。
优选地，所述根据第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门，包括：如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入与逻辑门或者或逻辑门；或者，但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入与逻辑门或者或逻辑门。
优选地，根据内部节点逻辑概率中高电平信号的概率与低电平信号的概率，选择插入与逻辑门或者或逻辑门。
一种抗硬件木马芯片设计系统，所述系统包括：获取模块，用于获取集成电路内部节点的转换概率；第一预处理模块，用于将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；第二预处理模块，用于从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；插入处理模块，用于根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。
优选地，所述第一预处理模块包括：第一排序单元，用于将所述内部节点根据转换概率按照升序进行排序；第一选择单元，用于选择出所述转换概率小于预设转换概率阈值的节点，构成第一节点集合。
优选地，所述第二预处理模块包括：第一获取单元，用于获取所述第一节点集合中最小信号概率的节点，构成第三节点集合；第二获取单元，用于获取所述第三节点集合中内部节点的逻辑深度；第二排序单元，用于将所述第三节点集合中的节点按照节点的逻辑深度进行排序，构成第四节点集合；第二选择单元，用于从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。
优选地，所述插入处理模块包括：第三获取单元，用于获取所述第二节点集合中内部节点数量；处理单元，用于根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门，如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入与逻辑门或者或逻辑门；或者，但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入与逻辑门或者或逻辑门。
由上述技术方案可见，本申请实施例提供的一种抗硬件木马芯片设计方法及系统，包括：获取集成电路内部节点的转换概率；将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。当选择对应的内部节点插入与逻辑门或者或逻辑门后，提高了对应节点的转换概率，对应的整个集成电路中的转换概率也进一步提高，因此当硬件木马选择节点插入时，增加了硬件木马被激活的概率，因此使得硬件木马找不到合适的插入点插入到集成电路中，降低了集成电路被硬件木马攻击的风险。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的抗硬件木马芯片设计方法一个实施例的流程图；
图2为本申请提供的选择内部节点插入与逻辑门或者或逻辑门一个实施例流程图；
图3为本申请提供的一种与逻辑门的结构示意图；
图4为本申请提供的一种或逻辑门的结构示意图；
图5为本申请提供的抗硬件木马芯片设计系统的一个实施例的示意图。
具体实施方式
参见图1，为本申请提供的抗硬件木马芯片设计方法一个实施例的流程图。如图1所示，所述方法包括：
S101，获取集成电路内部节点的转换概率。
集成电路内包含有很多内部节点，计算出每个内部节点的信号概率，所述信号概率包括输入信号概率和输出信号概率。对于一个集成电路的中逻辑门，一般会已知最初始的内部节点的输入概率，通过输入概率可以计算出对应逻辑门的输出概率。例如一个2输入与门的两个输入内部节点的信号已知，其中高电平信号的概率为0.5，则输出端输出高电平的信号的信号概率为0.5*0.5＝0.25，则输出端信号为低电平的信号概率为1-0.25＝0.75，输出端低电平信号和高电平信号的概率统称为2输入与门的输出端内部节点的信号概率。根据所述信号概率计算计算集成电路内部节点的转换概率则需要通过上述提到的两个信号概率，同样以上面为例，如果输出端内部节点的高电平信号和低电平信号的信号概率分别为0.25和0.75，则输出端内部节点的转换概率为0.25*0.75。
因此，如果集成电路结构已知，各个输入端口的信号概率已知，可以根据电路结构计算电路中所有内部节点的信号概率，同样可以根据内部节点的信号概率计算相应内部节点的转换概率。
S102，将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合。
由S101可以计算出集成电路中所有内部节点的转换概率，统计所有内部节点的转换概率进行排序，本实施例中采用升序排序。将排序后的转换概率与一预设转换概率进行比较，如果找到其中一个转换概率大于或等于所述预设转换概率，则将该转换概率以前的所有转换概率对应的内部节点进行标记，构成第一节点集合。对于获取低于预设转换概率阈值的内部节点不限于上述提到的对内部节点的转换概率进行升序排序，也可以降序排序或者挨个进行比较都可以实现，在此不再赘述。
S103，从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合。
首先从S102中构成的第一节点集合中选择出信号概率最小的内部节点，选择信号概率最小的内部节点也同样可以采用升序或降序的排列方式将第一节点集合中的内部节点的信号概率进行排序，获得最小输入概率，将最小输入概率对应的内部节点选择出构成第三节点集合。
然后获取第三节点集合中的内部节点逻辑深度，将第三节点集合中的内部节点按照节点的逻辑深度进行排序，构成第四节点集合；从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。本实施例中对第三节点集合中的内部节点的逻辑深度进行排序和从第四节点集合中选出逻辑深度最小的内部节点，均可以采用升序或者降序的方式。
S104，根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。
如图2所示，首先获取所述第二节点结合中内部节点的数量，如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入与逻辑门或者或逻辑门。但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入与逻辑门或者或逻辑门。判断内部节点插入何种逻辑门则是根据内部节点逻辑概率中高电平信号的概率与低电平信号的概率，选择插入与逻辑门或者或逻辑门。
如果内部节点的高电平信号概率大于低电平信号的概率，则插入与逻辑门，如图3所示为本申请提供的一种与逻辑门的结构示意图。反之，如果内部节点的高电平信号概率小于低电平信号的概率，则插入或逻辑门，如图4所示，为本申请提供的一种或逻辑门的结构示意图。
本申请实施例提供的与逻辑门包括一个与门和一个扫描触发器，或逻辑门包括一个或门和一个扫描触发器。如图3和图4中所示，假设内部节点A的转换概率远远小于预设转换概率，如果在内部节点A上插入与逻辑门或者或逻辑门虽然集成电路中存在的与或结构的输出转换概率被提高，但是内部节点A的转换概率并没有任何提高。假设内部节点B为内部节点A的最小输入信号的输入节点，在节点B插入与逻辑门或者或逻辑门，则可以提高节点A的转换概率。当检测硬件木马时，选择信号设置为高电平，选择外部触发器的输出信号作为第一信号输入，这样就可以将节点A的转换概率提高预设转换概率的值。当集成电路需要运行时，将选择信号设置为低电平，则不会改变集成电路的任何逻辑功能。
由上述实施例可知，本申请实施例提供的一种抗硬件木马芯片设计方法，包括：获取集成电路内部节点的转换概率；将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。当选择对应的内部节点插入与逻辑门或者或逻辑门后，提高了对应节点的转换概率，对应的整个集成电路中的转换概率也进一步提高，因此当硬件木马选择节点插入时，增加了硬件木马被激活的概率，因此使得硬件木马找不到合适的插入点插入到集成电路中，降低了集成电路被硬件木马攻击的风险。
与上述实施例提供的一种抗硬件木马芯片设计方法的实施例相对应，本申请还提供了一种抗硬件木马芯片设计系统的实施例。
如图5所示，所述系统包括：获取模块201、第一预处理模块202、第二预处理模块203和插入处理模块204。所述获取模块201，用于获取集成电路内部节点的转换概率。所述第一预处理模块202，用于将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合。所述第二预处理模块203，用于从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合。所述插入处理模块204，用于根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。
所述获取模块201包括：获取单元和计算单元，所述获取单元用于获取集成电路中的内部节点，所述计算单元用于计算出内部节点的转换概率。
所述第一预处理模块202包括：第一排序单元和第一选择单元。所述第一排序单元，用于将所述内部节点根据转换概率按照升序进行排序；所述第一选择单元，用于选择出所述转换概率小于预设转换概率阈值的节点，构成第一节点集合。
所述第二预处理模块203包括：第一获取单元、第二获取单元、第二排序单元和第二选择单元。所述第一获取单元，用于获取所述第一节点集合中最小信号概率的节点，构成第三节点集合；所述第二获取单元，用于获取所述第三节点集合中内部节点的逻辑深度；所述第二排序单元，用于将所述第三节点集合中的节点按照节点的逻辑深度进行排序，构成第四节点集合；所述第二选择单元，用于从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。
所述插入处理模块204包括：第三获取单元和处理单元。所述第三获取单元，用于获取所述第二节点集合中内部节点数量；所述处理单元，用于根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门，如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入与逻辑门或者或逻辑门；或者，但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入与逻辑门或者或逻辑门。
由上述实施例可知，本申请实施例提供的一种抗硬件木马芯片设计系统，包括：获取模块201、第一预处理模块202、第二预处理模块203和插入处理模块204。所述获取模块201用于获取集成电路内部节点的转换概率；所述第一预处理模块202将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；所述第二预处理模块203从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；所述插入处理模块204根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门。当选择对应的内部节点插入与逻辑门或者或逻辑门后，提高了对应节点的转换概率，对应的整个集成电路中的转换概率也进一步提高，因此当硬件木马选择节点插入时，增加了硬件木马被激活的概率，因此使得硬件木马找不到合适的插入点插入到集成电路中，降低了集成电路被硬件木马攻击的风险。
本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。
本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。
以上所述的本发明实施方式并不构成对本发明保护范围的限定。
Claims (8)
1.一种抗硬件木马芯片设计方法，其特征在于，所述方法包括：
获取集成电路内部节点的转换概率；
将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；
从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；
如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入与逻辑门或者或逻辑门；或者，
但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入与逻辑门或者或逻辑门。
2.根据权利要求1所述的抗硬件木马芯片设计方法，其特征在于，所述获取集成电路内部节点的转换概率包括：
获得所述集成电路每个内部节点的信号概率；
根据所述信号概率获得集成电路内部节点的转换概率。
3.根据权利要求1所述的抗硬件木马芯片设计方法，其特征在于，所述将转换概率低于预设转换概率阈值的内部节点构成第一节点集合，包括：
将所述内部节点根据转换概率按照升序进行排序；
选择出所述转换概率小于预设转换概率阈值的节点，构成第一节点集合。
4.根据权利要求1所述的抗硬件木马芯片设计方法，其特征在于，所述从第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合，包括：
获取所述第一节点集合中最小信号概率的节点，构成第三节点集合；
获取所述第三节点集合中内部节点的逻辑深度；
将所述第三节点集合中的节点按照节点的逻辑深度进行排序，构成第四节点集合；
从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。
5.根据权利要求1-4任一项所述的抗硬件木马芯片设计方法，其特征在于，根据内部节点逻辑概率中高电平信号的概率与低电平信号的概率，选择插入与逻辑门或者或逻辑门。
6.一种抗硬件木马芯片设计系统，其特征在于，所述系统包括：
获取模块，用于获取集成电路内部节点的转换概率；
第一预处理模块，用于将所述转换概率低于预设转换概率阈值的内部节点构成第一节点集合；
第二预处理模块，用于从所述第一节点集合中获取最小信号概率且逻辑深度最小的内部节点构成第二节点集合；
插入处理模块，用于根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门；所述插入处理模块包括：
第三获取单元，用于获取所述第二节点集合中内部节点数量；
处理单元，用于根据所述第二节点集合中内部节点数量选择对应的内部节点插入与逻辑门或者或逻辑门，如果所述第二节点集合中内部节点数量等于1，则直接在内部节点插入与逻辑门或者或逻辑门；或者，但如果所述第二节点集合中内部节点数量大于1，则在对应的扇出逻辑锥中节点数量最多的内部节点插入与逻辑门或者或逻辑门。
7.根据权利要求6所述的抗硬件木马芯片设计系统，其特征在于，所述第一预处理模块包括：
第一排序单元，用于将所述内部节点根据转换概率按照升序进行排序；
第一选择单元，用于选择出所述转换概率小于预设转换概率阈值的节点，构成第一节点集合。
8.根据权利要求6所述的抗硬件木马芯片设计系统，其特征在于，所述第二预处理模块包括：
第一获取单元，用于获取所述第一节点集合中最小信号概率的节点，构成第三节点集合；
第二获取单元，用于获取所述第三节点集合中内部节点的逻辑深度；
第二排序单元，用于将所述第三节点集合中的节点按照节点的逻辑深度进行排序，构成第四节点集合；
第二选择单元，用于从所述第四节点集合中选择出逻辑深度最小的节点构成第二节点集合。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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| CB03 | Change of inventor or designer information |
Inventor after: Wu Xinchun Inventor after: Sun Biao Inventor after: Xu Li Inventor before: Zhou Bin Inventor before: Wu Xinchun Inventor before: Sun Biao Inventor before: Xu Li |
|
| CB03 | Change of inventor or designer information | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20211216 Address after: 315000 room 4-107, building 2, Chuangye building, No. 66 academician Road, high tech Zone, Hangzhou, Zhejiang Patentee after: Ningbo Handa Information Technology Co.,Ltd. Patentee after: SOUTHWEST JIAOTONG University Address before: 315800 No. 2-31, building 1, No. 479, Mingzhou West Road, Xinqi, Beilun District, Ningbo City, Zhejiang Province Patentee before: NINGBO QIANLI ELECTRONIC TECHNOLOGY CO.,LTD. Patentee before: SOUTHWEST JIAOTONG University |
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| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20200710 |
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| CF01 | Termination of patent right due to non-payment of annual fee |