CN112036109A - 一种基于量子元胞自动机线延迟的比特位重排电路及方法 - Google Patents
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Abstract
一种基于量子元胞自动机线延迟的比特位重排电路及方法，涉及量子元胞自动机电路设计技术领域，解决如何设计一种结构简单、面积小、功耗低、易于实现任何方式的重排的基于量子元胞自动机线延迟的比特位重排电路问题；利用与门阵列和传输线延迟将串行比特位流转化为全并行比特位；按照比特位重排要求，利用传输线延迟将全并行比特位转化为不同步的比特位；利用或门阵列将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；电路能够根据需要有效重排比特位流中比特位，结构简单、面积小、功耗低，能够实现比特位流反序重排；本发明为基于量子元胞自动机的纳米通信网络电路设计提供了新研究思路，对该研究方向的发展有较强实践意义。
Description
技术领域
本发明涉及量子元胞自动机电路设计技术领域，具体是一种基于量子元胞自动机线延迟的比特位重排电路及方法。
背景技术
CMOS器件特征尺寸的不断缩减导致器件整体功耗增大、互连线面积增大，进而引发信息传递时延、漏电流以及寄生效应等一系列问题。为解决这些问题，纳米技术是一个很好的选择方案。2012年的国际半导体技术路线图组织给出了一些有潜力的纳米器件，其中量子元胞自动机(Quantum-dot Cellular Automata，QCA)以独特的信息传递方式构成一种新的计算范式。
量子元胞自动机最早在1993年由C.S.Lent等人提出，是一种基于量子点的纳米器件。通过电子占据量子点的位置来表征二进制信息。其基本元素是由四个量子点和两个可以自由移动的电子构成的QCA元胞，两个电子可以在四个量子点之间进行隧穿。电子之间由于库仑力的作用始终占据两个对角线的位置，通过库仑力传递信息，使其具有速度快、高集成度、无引线集成、功耗低等优点，量子元胞自动机利用特定的时钟控制和信息传递方式，解决了经典CMOS电路随着尺寸减少所带来的一些问题，因而成为极具竞争力的新型电子器件之一。
量子元胞自动机的一些基本概念：
1、QCA元胞
如图1所示，QCA元胞由处于正方形顶点的四个量子点和两个可以自由移动的电子组成，由于库仑作用，电子只有处于对角线上的量子点时才能达到稳定状态，分别对应极化状态P＝-1和P＝1，定义当P＝-1时对应二进制信息0，当P＝1时对应二进制信息1。
2、时钟
如图2所示，QCA电路中，必须引入时钟来控制信息的传输。时钟在QCA电路中主要起到两方面的作用：
(1)同步控制信息传输；
(2)提供电路所需能量，通常用四个相位差为90°的时钟来控制信息的传输，信息传输顺序为时钟0→时钟1→时钟2→时钟3，在电路中不同时钟区域的元胞分别用不同的颜色深浅来表示。
3、QCA电路的基本元件
QCA电路一般由门电路、直线传输线和交叉结构等基本逻辑单元构成。
(1)门电路
在QCA电路中最基本的逻辑单元是反相器和择多门；
如图3所示为QCA反相器的结构，QCA反相器是一个基本门器件，其输出值等于输入值的逻辑取反，反相器是QCA电路中一个非常重要的逻辑单元，它可以实现非门的功能。
如图4所示为QCA三输入择多门Maj3，即表决器的结构，其中a、b、c表示输入信号，f表示输出信号；通过将某个输入元胞的极化率固定为0或者1，可以实现与门或者或门。
(2)直线传输线
如图5所示为本发明的直线传输线的结构，直线传输线是QCA电路中最基本的逻辑单元，将QCA元胞按一条直线排列起来就构成了直线传输线，相邻元胞之间极性相同。当以此结构连接两个器件时，两个器件之间的延迟为一个周期，用D表示。
(3)交叉结构
如图6所示为本发明的共面交叉结构，信息在传递过程中经常会出现交叉的情况，为了避免信息间的相互干扰，此时就会用到交叉结构。在QCA电路中，交叉结构分为共面交叉和异面交叉(与本发明无关，不做详细介绍)两种。交叉结构可保证两路信息的正常传输。图6为本发明的基于量子元胞自动机的时钟的共面交叉结构，使用两条分别分配的时钟为clock0与clock2的传输线进行交叉。
比特位重排电路的一些基本概念：
比特位重排电路在纳米通信网络中有着至关重要的作用。从本质上说，这里的比特位重排电路就是传统电路中的交织器，是一种实现最大限度的改变信息结构而不改变信息内容的器件。
在介绍交织技术之前有必要介绍一下信道编码技术，信道编码技术是通过给原数据添加冗余信息，从而获得纠错能力，适合纠正非连续的少量错误。如图7所示，是一种重复编码(R＝2-1)策略，每个信息符号重复两次，如果突发一个错误，还可以根据另外一个符号恢复原始信号。
所谓的交织技术是改变数据流的传输顺序，将突发的错误随机化，提高纠错编码的有效性。如图8所示，输入数据经过信道编码后，在发送端，交织存储器为一个行列交织矩阵存储器，它按列写入、按行读出。假设突发信道中连续几位产生错误。在接收端，去交织器正好相反，即按行写入，按列读出。这样可以增强对连续位置的符号错误的恢复能力。
假定由一些4比特组成的消息分组，把4个相继分组中的第1个比特取出来，并让这4个第1比特组成一个新的4比特分组，称作第一帧，4个消息分组中的比特2～4，也作同样处理。然后依次传送第1比特组成的帧，第2比特组成的帧，……。在传输期间，帧2丢失，如果没有交织，那就会丢失某一整个消息分组，但采用了交织，仅每个消息分组的第2比特丢失，再利用信道编码，全部分组中的消息仍能得以恢复，这就是交织技术的基本原理。概括地说，交织就是把码字的b个比特分散到n个帧中，以改变比特间的邻近关系，因此n值越大，传输特性越好，但传输时延也越大，所以在实际使用中必须作折衷考虑。
在通信信息传输中，比特位流中的比特位差错经常是成串发生的，而信道编码仅在检测和校正不太长的差错串时才有效。为了解决这一问题，希望能把一条比特位流中的相继比特位分散开来。即一条比特位流中的相继比特位以非相继的方式传送，即使在传输过程中发生成串错误，在恢复成一条相继比特位流时，差错也就很短。另外，在随机电路设计中，由于共享随机数源会导致两个随机比特流之前的相关度较高，往往需要将其中一个随机比特流的比特位进行重排，从而降低相关度，提高电路的计算精度。因此，随机比特流重排电路在随机电路设计中也占据了重要地位。
现有技术中，文献1“Yongqiang Zhang.Serial concatenated convolutionalcode encoder in quantum-dot cellular automata[J].Nano Communication Networks22(2019)100268.”，公开了一种比特位重排电路，该比特位重排电路中的串转并电路中的与门阵列采用n个控制端，该文献需要改进的是：控制端的数量多、元胞数量多、整个电路结构复杂、面积大、功耗高。因此，如何设计一种结构简单、面积小、功耗低、易于实现任何方式的重排的基于量子元胞自动机线延迟的比特位重排电路十分必要。
发明内容
本发明的目的是为了解决如何设计一种结构简单、面积小、功耗低、易于实现任何方式的重排的基于量子元胞自动机线延迟的比特位重排电路的问题。
本发明是通过以下技术方案解决上述技术问题的：
一种基于量子元胞自动机线延迟的比特位重排电路，包括串转并电路(10)、信号延迟电路(11)和并转串电路(12)；所述的串转并电路(10)的一路输出直接与并转串电路(12)连接，另一路输出通过信号延迟电路(11)与并转串电路(12)连接；所述的串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性，将串行二进制比特位流中的比特位转化为全并行比特位；所述的信号延迟电路(11)根据所述的全并行比特位所需的排列方式，利用传输线延迟将全并行比特位转化为不同步的比特位，进行位置互换重排；所述的并转串电路(12)将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；所述的串转并电路(10)包含有一个控制端、一个比特位流输入端、(n-1)个1周期延迟传输线(101)以及n个三输入择多门(102)；所述的(n-1)个1周期延迟传输线(101)首尾依次串联，控制端与第1个1周期延迟传输线(101)的输入端连接，控制端发出的控制信号经过第1个1周期延迟传输线(101)输出的控制信号延迟一个周期，以此类推，控制端发出的控制信号经过第(n-1)个1周期延迟传输线(101)输出的控制信号延迟(n-1)个周期。
本发明提出的基于量子元胞自动机线延迟的比特位重排电路，充分利用了量子元胞自动机的时钟同步功能，给量子元胞自动机的传输线施加合适的延迟方案，使得传输线不仅执行连接功能，还执行了逻辑计算功能，因此，整个重排电路的电路逻辑简单，极大降低了电路的整体面积和延迟；电路通用性强，可以实现任何长度的比特流的重排，也可以实现任何方式比特流的重排；电路仅需要一个控制端，在个数上减少了n-1个控制端，并大大降低了电路的面积和功耗。
作为本发明技术方案的进一步改进，所述的串转并电路中的n个三输入择多门(102)的①输入端全部置0，构成具有n个与门的并行与门阵列。
作为本发明技术方案的进一步改进，所述的并行与门阵列中的第1个与门的②输入端直接与控制端连接，第2个与门的②输入端与第1个1周期延迟传输线(101)的输出端连接，以此类推，第n个与门的②输入端与第(n-1)个1周期延迟传输线(101)的输出端连接；所述的n个与门的③输入端分别与比特位流输入端连接；所述的n个与门的前(n-1)个与门的④输出端分别与信号延迟电路(11)的输入端连接。
作为本发明技术方案的进一步改进，所述的并转串电路包括(n-1)个三输入择多门(102)，所述的(n-1)个三输入择多门(102)的①输入端全部置1，构成具有(n-1)个或门的串行或门阵列。
作为本发明技术方案的进一步改进，所述的串行或门阵列中的第1个或门的③输入端与第n个与门的④输出端连接，第1个或门的④输出端与第2个或门的③输入端连接，第2个或门的④输出端与第3个或门的③输入端连接，以此类推，第(n-2)个或门的④输出端与第(n-1)个或门的③输入端连接，第(n-1)个或门的④输出端作为电路的输出端f；(n-1)个或门的②输入端分别对应的与信号延迟电路(11)的输出端连接。
作为本发明技术方案的进一步改进，所述的串行或门阵列中的两个相邻的或门之间的延迟为0.25个周期。
一种应用于所述的基于量子元胞自动机线延迟的比特位重排电路的比特位重排方法，包括以下步骤：
步骤一：串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性，将串行二进制比特位流中的比特位转化为全并行比特位；
所述的串转并电路(10)包含有一个控制端、一个比特位流输入端、(n-1)个1周期延迟传输线(101)以及n个三输入择多门(102)；所述的(n-1)个1周期延迟传输线(101)首尾依次串联，控制端与第1个1周期延迟传输线(101)的输入端连接，控制端发出的控制信号经过第1个1周期延迟传输线(101)输出的控制信号延迟一个周期，以此类推，控制端发出的控制信号经过第(n-1)个1周期延迟传输线(101)输出的控制信号延迟(n-1)个周期；
步骤二：信号延迟电路(11)根据所述的全并行比特位所需的排列方式，利用传输线延迟将全并行比特位转化为不同步的比特位，进行位置互换重排；
步骤三：并转串电路(12)将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流。
作为本发明技术方案的进一步改进，所述的串转并电路中的n个三输入择多门(102)的①输入端全部置0，构成具有n个与门的并行与门阵列；所述的并行与门阵列中的第1个与门的②输入端直接与控制端连接，第2个与门的②输入端与第1个1周期延迟传输线(101)的输出端连接，以此类推，第n个与门的②输入端与第(n-1)个1周期延迟传输线(101)的输出端连接；所述的n个与门的③输入端分别与比特位流输入端连接；所述的n个与门的前(n-1)个与门的④输出端分别与信号延迟电路(11)的输入端连接。
作为本发明技术方案的进一步改进，所述的并转串电路包括(n-1)个三输入择多门(102)，所述的(n-1)个三输入择多门(102)的①输入端全部置1，构成具有(n-1)个或门的串行或门阵列；所述的串行或门阵列中的第1个或门的③输入端与第n个与门的④输出端连接，第1个或门的④输出端与第2个或门的③输入端连接，第2个或门的④输出端与第3个或门的③输入端连接，以此类推，第(n-2)个或门的④输出端与第(n-1)个或门的③输入端连接，第(n-1)个或门的④输出端作为电路的输出端f；(n-1)个或门的②输入端分别对应的与信号延迟电路(11)的输出端连接。
作为本发明技术方案的进一步改进，所述的串行或门阵列中的两个相邻的或门之间的延迟为0.25个周期。
本发明的优点在于：
(1)本发明提出的基于量子元胞自动机线延迟的比特位重排电路，充分利用了量子元胞自动机的时钟同步功能，给量子元胞自动机的传输线施加合适的延迟方案，使得传输线不仅执行连接功能，还执行了逻辑计算功能，因此，整个重排电路的电路逻辑简单，极大降低了电路的整体面积和延迟；电路通用性强，可以实现任何长度的比特流的重排，也可以实现任何方式比特流的重排；电路仅需要一个控制端，在个数上减少了n-1个控制端，并大大降低了电路的面积和功耗；
(2)本发明为克服现有技术存在的不足之处，提供了一种简单的基于量子元胞自动机线延迟的比特位重排电路，利用简单的电路逻辑，通过量子元胞自动机的时钟延迟，可以实现将一列串行二进制比特位流中的比特位转化为全并行比特位，再将这些并行比特位根据所需的排列方式进行位置互换，最后将重排后的全并行比特位转化为串行比特位流；
(3)整个电路结构简单、面积小、功耗低，且能够轻易实现任何方式的重排；
(4)本发明为基于量子元胞自动机的纳米通信网络电路设计提供了新的研究思路，对该研究方向的发展有较强的实践意义。
附图说明
图1是QCA元胞结构原理示意图；
图2是QCA电路中的时钟分配示意图；
图3是QCA反相器的结构；
图4是QCA三输入择多门结构；
图5所示为本发明实施例的直线传输线的结构；
图6为本发明实施例的基于量子元胞自动机的时钟的共面交叉结构；
图7是信道编码技术的原理简介示意图；
图8是交织技术的原理简介示意图；
图9本发明实施例的一种基于量子元胞自动机线延迟的比特位重排电路；
图10是本发明实施例的基于量子元胞自动机线延迟的比特位反序电路示意图；
图11是本发明实施例的电路中量子元胞自动机四种时钟的示意图；
图12是本发明实施例所提出的基于量子元胞自动机线延迟的四位比特位反序电路的电路逻辑示意图；
图13是本发明实施例提出的四位比特流串转并电路的电路版图，
图14是本发明实施例提出的四位比特流串转并电路的仿真图；
图15是本发明实施例提出的四位比特流并转串电路的电路版图；
图16是本发明实施例提出的四位比特流并转串电路的仿真图；
图17是本发明提出的四位比特流反序(输入为S1、S2、S3、S4，输出为S4、S3、S2、S1)重排电路的电路版图；
图18是本发明提出的四位比特流反序(输入为S1、S2、S3、S4，输出为S4、S3、S2、S1)重排电路的仿真图；
图19是本发明提出的四位比特流的另一种排序的(输入为S1、S2、S3、S4，输出为S4、S2、S3、S1)重排电路的电路版图；
图20是本发明提出的四位比特流的另一种排序的(输入为S1、S2、S3、S4，输出为S4、S2、S3、S1)重排电路的仿真图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合说明书附图以及具体的实施例对本发明的技术方案作进一步描述：
实施例一
以下将通过实例并结合附图对本发明作进一步详细描述。
如图9所示，一种基于量子元胞自动机线延迟的比特位重排电路，包括一个串转并电路10、一个信号延迟电路11和一个并转串电路12。
所述的串转并电路10中含有一个控制端C、一个比特位流输入端S、(n-1)个1周期延迟传输线101以及n个三输入择多门102(M1、M2…Mn)。
所述的(n-1)个1周期延迟传输线101首尾依次串联，控制端C与第1个1周期延迟传输线101的输入端连接，控制端C发出的控制信号经过第1个1周期延迟传输线101输出的控制信号将延迟一个周期，以此类推，控制端C发出的控制信号经过第(n-1)个1周期延迟传输线101输出的控制信号将延迟(n-1)个周期。
所述的串转并电路中的n个三输入择多门102的①输入端全部置0，构成具有n个与门的并行与门阵列；其中，第1个与门的②输入端直接与控制端C连接，第2个与门的②输入端与第1个1周期延迟传输线101的输出端连接，以此类推，第n个与门的②输入端与第(n-1)个1周期延迟传输线101的输出端连接；所述的n个与门的③输入端分别与比特位流输入端S连接；所述的n个与门的前(n-1)个与门的④输出端分别与信号延迟电路11的输入端连接。
通过改变量子元胞自动机传输线的延迟，控制端控制并行与门阵列中的有效输出，将串行比特流中的比特位转化为全并行比特位。当比特位流输入端的位数为n时，控制端的比特流的位数也为n，控制端的n个比特位中有且只有第一个信号为1，由于与门的特性，当与门的一个输入端和控制端信号均为1时，此时的与门的输出为有效输出；即当为1的控制端信号依次输入到并行与门阵列时，对应的并行与门阵列中的每个与门的输出即为比特位流输入端中的每个比特位。
所述的并转串电路包括(n-1)个三输入择多门102(Mn+1、Mn+2…M2n-1)，所述的(n-1)个三输入择多门102的①输入端全部置1，构成具有(n-1)个或门的串行或门阵列；其中，第1个或门的③输入端与第n个与门的④输出端连接，第1个或门的④输出端与第2个或门的③输入端连接，第2个或门的④输出端与第3个或门的③输入端连接，以此类推，第(n-2)个或门的④输出端与第(n-1)个或门的③输入端连接，第(n-1)个或门的④输出端作为电路的输出端f；(n-1)个或门的②输入端分别对应的与信号延迟电路(11)的输出端连接。
串行或门阵列与串转并电路中的并行与门阵列是串行排列，两个相邻的或门之间的延迟为0.25个周期；由于或门特性，当或门的其中一个输入是经过重排电路重排后的并行化比特时，输出还是本身，当多个比特输入串行或门阵列时，加以合适的线延迟方案，可以实现依次输出这些并行化比特，最终实现将并行比特位串行化。
所述的信号延迟电路11通过对量子元胞自动机的传输线分配合适的时钟，实现对串转并电路中输出的每个比特位的延时，从而达到对每个比特位排序的目的。
比特位重排电路本质上就是传输线电路，在串转并电路产生的全并行比特位输出到并转串电路时，改变中间传输线的延迟，使并行比特位到并转串电路的时间延迟不同，从而达到重排的目的；理论上比特位重排电路可以根据不同的传输线延迟施加方案来实现任何方式的位置重排，在具体实施方式中将以典型的首尾位置互换的反序方式为例详细描述四位比特位重排电路。
如图10所示，为基于量子元胞自动机线延迟的比特位反序电路示意图；当n＝4时，即在设计一个四位串行比特流进行反序重排电路时，其中串转并电路中输出的第1位比特位将作为并转串电路中的第4位比特输入，以此类推，串转并电路中输出的第4位将作为并转串电路的第1位比特输入；该情况的实现是通过对量子元胞自动机的传输线分配合适的时钟来完成。
如图11所示，为本发明中使用的量子元胞自动机的四种时钟，依次分别为clock0、clock1、clock2和clock3；当对一个传输线分配四种时钟时，形成含一个时钟周期的传输线结构。
如图12所示，本发明实施例所提出的基于量子元胞自动机线延迟的四位比特位反序电路的电路逻辑示意图，其中M1到M4为与门结构，4个与门进行并行排列构成与门阵列；M5到M7为或门结构，3个或门进行串行排列构成了或门阵列；图中的D为传输线上的一个周期的延迟，D1/2和D3/4分别是半个周期和3/4个周期的线延迟，图中的每个与门结构和或门结构都自带1/4个周期的延迟。在图12中所示的四位比特位反序电路的电路中的串转并电路是由两个输入c和s及一个并行的与门阵列构成。当输入端c和s没有信号输入时，由于量子元胞自动机的特性，与门阵列的输出端全部置零；当控制端开始输入信号且为1时，与门M1的两端输入分别为控制端信号1和比特流输入端信号，因此，与门M1的输出是此时的比特流输入端输入的比特值，若控制端c的信号1与比特流输入端s同时输入，则M1的输出将是比特流输入端s中第一位比特值，而由于线延迟的存在，与门M2到M4此时还在置零状态；随着控制端信号的流动，一个周期后将到达与门M2的输入端，同理与门M2的输出将会是一个周期后的比特流输入端输入的比特值，量子元胞自动机的输入机制为一个周期输入一个值，因此，M2的输出可以是比特流输入端s中的第二位比特值；依次类推，4个与门M1到M4的输出可以将一个4位串行比特流的四个比特值输出，为了保障与门阵列的输出是4个并行比特位，控制端中只能有且只有一个信号为1。
如图13和图14所示为四位比特流串转并电路的电路版图和仿真图，由仿真图的输入可以看出，一般控制端的输入一般为1000，这样与门阵列就可以将比特流输入端的4位比特值并行输出。
由串转并电路的工作机制，可以看出，对于任何长度的串行比特流就可以实现将其比特并行化，当n过大时，比特流输入端的传输线为避免长传输线的热效应需要增加一定的时钟延迟，只需在控制端传输线上加以对应的延迟保持同步到达相应的与门即可。串转并电路中与门阵列的输出将分配合适的线延迟后，连接到并转串电路中，因此，需要采用交叉结构，由于本发明的实例中的四位串转并电路的与门阵列的时钟均为clock1，比特流输入端的传输线的时钟为clock0，本实例中采用共面交叉全部在时钟为clock0与时钟为clock2的两种传输线之间进行，在图12中的体现即为D1/2。
本发明是基于量子元胞自动机的传输线的延迟来实现比特位的重排，比特位重排电路本质上就是传输线电路，计算电路每个部分的延迟再给从串转并电路到并转串电路之间的传输线分配合适的时钟延迟来达到反序重排的目的，因此，比特位重排电路的设计需在并转串电路的设计之后。本发明中的比特流并转串电路由一个串行的或门阵列和一个输出f组成。串行或门阵列的工作原理是当其中一个或门的一端输入为信号1时，或门阵列的输出也为1，当或门阵列的所有或门的一端输入为0，或门阵列的输出与第一个或门的输入相同。
如图15和图16所示的为四位比特流并转串电路的电路版图和仿真图，为实现四位比特流的反序重排，输出端f应依次输出s1、s2、s3和s4，这些分别为与门M4，M3，M2和M1中的有效输出值，也就是将与门阵列中并行化的比特值再重新串行化。
若使得并转串电路可以反序的输出与门阵列中的有效输出值，就牵涉到给串转并电路到并转串电路之间的传输线(也就是比特位重排电路)分配合适的时钟延迟，再结合或门阵列的工作机制可以实现将并行化的比特位反序串行排列。具体的传输线的时钟延迟方案如下：M4的输出是可以直接连接M5的输入，同时或门阵列的其他输入此时都处于0状态，输出端的f输出的值即为M4的输出，此时，从控制端c到输出端f之间最小的延迟为：n*D+D1/4+(n-1)*D1/4，其中，n*D为控制端c到与门M4的延迟，D1/4为与门M4的延迟，(n-1)*D1/4为经过或门阵列的延迟；输出端的f的下一个输出应该是M3的输出，此时从控制端c到输出端f之间的延迟应该为(n-1)*D+D1/4+(n-1)*D1/4+2D，其中，(n-1)*D为控制端c到与门M3的延迟，D1/4为与门M3的延迟，(n-1)*D1/4为经过或门阵列的延迟，因此，与门M3的输出端到或门M5的输入端之间的传输线应该存在2D个延迟，包含共面交叉需要固定的D1/2个延迟；同理，当输出端f输出与门M2和M1的输出比特值时，相应的传输线的延迟也可以得以确定。图12中示意的从与门阵列到或门阵列的延迟方案即是实现四位比特流反序重排的最终传输线时钟分配方案。
图17和图18分别所示的为四位比特流反序(输入为S1、S2、S3、S4，输出为S4、S3、S2、S1)重排电路整体的电路版图和电路仿真图。图19和图20分别所示的为四位比特流的另一种排序的(输入为S1、S2、S3、S4，输出为S4、S2、S3、S1)重排电路整体的电路版图和电路仿真图。只要调整信号重排电路里的线延迟大小，就能实现多种比特流位置顺序的排序。
文献1的比特位重排电路的串转并电路中的与门阵列采用n个控制端，本发明的技术方案利用控制端的线延迟与串行比特位流之间的时钟匹配方法，实现仅使用一个控制端实现串转并电路功能，从而减少n-1个控制端；具体的，对于一个4位的串行比特位流，4位比特位重排电路性能对比如表1所示，其中比例是文献1中的电路性能与本发明中的电路性能比例。
表1本发明的4位比特位重排电路与文献1的性能对比
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种基于量子元胞自动机线延迟的比特位重排电路，其特征在于，包括串转并电路(10)、信号延迟电路(11)和并转串电路(12)；所述的串转并电路(10)的一路输出直接与并转串电路(12)连接，另一路输出通过信号延迟电路(11)与并转串电路(12)连接；所述的串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性，将串行二进制比特位流中的比特位转化为全并行比特位；所述的信号延迟电路(11)根据所述的全并行比特位所需的排列方式，利用传输线延迟将全并行比特位转化为不同步的比特位，进行位置互换重排；所述的并转串电路(12)将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流；所述的串转并电路(10)包含有一个控制端、一个比特位流输入端、(n-1)个1周期延迟传输线(101)以及n个三输入择多门(102)；所述的(n-1)个1周期延迟传输线(101)首尾依次串联，控制端与第1个1周期延迟传输线(101)的输入端连接，控制端发出的控制信号经过第1个1周期延迟传输线(101)输出的控制信号延迟一个周期，以此类推，控制端发出的控制信号经过第(n-1)个1周期延迟传输线(101)输出的控制信号延迟(n-1)个周期。
2.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的串转并电路中的n个三输入择多门(102)的①输入端全部置0，构成具有n个与门的并行与门阵列。
3.根据权利要求2所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的并行与门阵列中的第1个与门的②输入端直接与控制端连接，第2个与门的②输入端与第1个1周期延迟传输线(101)的输出端连接，以此类推，第n个与门的②输入端与第(n-1)个1周期延迟传输线(101)的输出端连接；所述的n个与门的③输入端分别与比特位流输入端连接；所述的n个与门的前(n-1)个与门的④输出端分别与信号延迟电路(11)的输入端连接。
4.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的并转串电路包括(n-1)个三输入择多门(102)，所述的(n-1)个三输入择多门(102)的①输入端全部置1，构成具有(n-1)个或门的串行或门阵列。
5.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的串行或门阵列中的第1个或门的③输入端与第n个与门的④输出端连接，第1个或门的④输出端与第2个或门的③输入端连接，第2个或门的④输出端与第3个或门的③输入端连接，以此类推，第(n-2)个或门的④输出端与第(n-1)个或门的③输入端连接，第(n-1)个或门的④输出端作为电路的输出端f；(n-1)个或门的②输入端分别对应的与信号延迟电路(11)的输出端连接。
6.根据权利要求1所述的基于量子元胞自动机线延迟比特位重排电路，其特征在于，所述的串行或门阵列中的两个相邻的或门之间的延迟为0.25个周期。
7.一种应用于权利要求1-6任一项所述的基于量子元胞自动机线延迟的比特位重排电路的比特位重排方法，其特征在于，包括以下步骤：
步骤一：串转并电路(10)通过量子元胞自动机传输线的时钟延迟特性，将串行二进制比特位流中的比特位转化为全并行比特位；
所述的串转并电路(10)包含有一个控制端、一个比特位流输入端、(n-1)个1周期延迟传输线(101)以及n个三输入择多门(102)；所述的(n-1)个1周期延迟传输线(101)首尾依次串联，控制端与第1个1周期延迟传输线(101)的输入端连接，控制端发出的控制信号经过第1个1周期延迟传输线(101)输出的控制信号延迟一个周期，以此类推，控制端发出的控制信号经过第(n-1)个1周期延迟传输线(101)输出的控制信号延迟(n-1)个周期；
步骤二：信号延迟电路(11)根据所述的全并行比特位所需的排列方式，利用传输线延迟将全并行比特位转化为不同步的比特位，进行位置互换重排；
步骤三：并转串电路(12)将不同步的全并行比特位依次输出，构成一个重排后的串行比特位流。
8.根据权利要求7所述的基于量子元胞自动机线延迟的比特位重排电路的比特位重排方法，其特征在于，所述的串转并电路中的n个三输入择多门(102)的①输入端全部置0，构成具有n个与门的并行与门阵列；所述的并行与门阵列中的第1个与门的②输入端直接与控制端连接，第2个与门的②输入端与第1个1周期延迟传输线(101)的输出端连接，以此类推，第n个与门的②输入端与第(n-1)个1周期延迟传输线(101)的输出端连接；所述的n个与门的③输入端分别与比特位流输入端连接；所述的n个与门的前(n-1)个与门的④输出端分别与信号延迟电路(11)的输入端连接。
9.根据权利要求7所述的基于量子元胞自动机线延迟的比特位重排电路的比特位重排方法，其特征在于，所述的并转串电路包括(n-1)个三输入择多门(102)，所述的(n-1)个三输入择多门(102)的①输入端全部置1，构成具有(n-1)个或门的串行或门阵列；所述的串行或门阵列中的第1个或门的③输入端与第n个与门的④输出端连接，第1个或门的④输出端与第2个或门的③输入端连接，第2个或门的④输出端与第3个或门的③输入端连接，以此类推，第(n-2)个或门的④输出端与第(n-1)个或门的③输入端连接，第(n-1)个或门的④输出端作为电路的输出端f；(n-1)个或门的②输入端分别对应的与信号延迟电路(11)的输出端连接。
10.根据权利要求9所述的基于量子元胞自动机线延迟的比特位重排电路的比特位重排方法，其特征在于，所述的串行或门阵列中的两个相邻的或门之间的延迟为0.25个周期。
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