CN112016264A - 一种提高高速链路损耗评估精度的方法及系统 - Google Patents

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Abstract

本发明实施例公开了一种提高高速链路损耗评估精度的方法及系统，涉及板卡设计技术领域。其方法包括：基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；分析链路损耗数据，判断在各种阻抗变换组合下的最大链路损耗值是否小于规范损耗值，若是，则整链路损耗评估完成；若否，则优化整链路方案设计，重新对整链路方案进行无源仿真模拟。本发明解决了现有的高速链路损耗评估方法中实际通道传输损耗超过前期预估损耗的风险隐患，能够较好的覆盖实际生产时阻抗偏差带来的信号反射对通道传输损耗的影响，提升信号链路的损耗评估质量。

Description

一种提高高速链路损耗评估精度的方法及系统
技术领域
本发明实施例涉及板卡设计技术领域，具体来说涉及一种提高高速链路损耗评估精度的方法及系统。
背景技术
目前在高速服务器的主板设计中，随着高速信号速率的提升，如PCIE 5.032Gbps和UPI2.0 24Gbps等信号的应用，为支持长走线距离传输，通常在项目方案评估时，会利用针对这些高速信号允许的通道损耗规范数值进行整链路通道衰减评估，以此来判断信号长距离传输时是否会因传输通道损耗而超标，当信号在芯片接收端无法有效识别时，会影响高速信号的传输质量。例如对于UPI2.0 24Gbps速率信号，协议定义信号链路是-36dB损耗，因而在项目评估时，工程师通常按照链路通道以典型阻抗值下的损耗进行模拟预估，而在某些项目板卡打样测试时，会发现链路损耗超出前期预估损耗值，其原因在于：一是通道链路在PCB加工时存在阻抗偏差，即加工后PCB印制线阻抗值在目标阻抗值上限或偏下限，PCB印制线阻抗的不匹配会产生信号反射作用，从而导致信号链路波形发生变化；二是芯片封装也会产生阻抗偏差变化，导致实际设计板卡整通道链路损耗超过前期预估损耗值。
上述当前的高速链路损耗评估方法中，因未考虑到PCB印制线和芯片内封装印制线在加工生产时的阻抗偏差带来的阻抗反射影响，造成实际通道传输损耗超过前期预估损耗的风险隐患发生，影响了产品的设计质量。
发明内容
本发明提供一种提高高速链路损耗评估精度的方法及系统，采用阻抗变换组合方式取代传统的典型阻抗方式，较好的覆盖实际生产时阻抗偏差带来的信号反射对通道传输损耗的影响，提升信号链路的损耗评估精度。
为实现上述目的，本发明公开了如下技术方案：
本发明第一方面提供了一种提高高速链路损耗评估精度的方法，包括以下步骤：
基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；
对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；
分析链路损耗数据，判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，
若最大链路损耗值小于规范损耗值，则整链路损耗评估完成；
若最大链路损耗值不小于规范损耗值，则优化整链路方案设计，重新对整链路方案进行无源仿真模拟。
基于上述方案，本方法做如下优化：
作为优化，所述基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，其阻抗变量搭建具体采用低阻抗、普通阻抗及高阻抗三种阻抗值变量进行组合选配。
作为优化，所述生成各阻抗变量值组合的整链路方案，具体采用试验因子方式，生成各阻抗变量值组合的链路方案。
作为优化，所述分析链路损耗数据，具体采用统计方式中的UPM方法进行链路损耗数据分析，并以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗值。
进一步的，所述优化整链路方案设计具体包括优化走线长度及单元允许损耗等。
本发明第二方面提供了一种提高高速链路损耗评估精度的系统，包括链路方案生成模块、链路方案仿真模块及链路损耗分析模块；
所述链路方案生成模块用于基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；
所述链路方案仿真模块用于对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；
所述链路损耗分析模块用于分析链路损耗数据，并判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，若不满足，则优化链路方案设计，通过链路方案生成模块生成新的整链路方案，并通过链路方案仿真模块对新的整链路方案进行无源仿真模拟。
优选的，所述链路方案生成模块基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，其阻抗变量搭建具体采用低阻抗、普通阻抗及高阻抗三种阻抗值变量进行组合选配。
进一步的，所述链路方案生成模块生成各阻抗变量值组合的整链路方案，具体采用试验因子方式，生成各阻抗变量值组合的链路方案。
进一步的，所述链路损耗分析模块分析链路损耗数据，具体采用统计方式中的UPM方法进行链路损耗数据分析，并以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗值。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本申请实施例提供的一种提高高速链路损耗评估精度的方法，基于典型阻抗、芯片封装及PCB印制线的阻抗变量，采用低阻抗、普通阻抗及高阻抗三种阻抗值变量变换组合的方式，并依据统计方式中的UPM方法进行链路损耗数据分析，以此取代传统的仅依据典型阻抗方式的链路损耗评估方法。本方法解决了现有的高速链路损耗评估方法中，因未考虑到PCB印制线和芯片内封装印制线在加工生产时的阻抗偏差带来的阻抗反射影响，造成实际通道传输损耗超过前期预估损耗的风险隐患，从而影响产品设计质量的问题。本方法能够较好的覆盖实际生产时阻抗偏差带来的信号反射对通道传输损耗的影响，提升信号链路的损耗评估质量。
本申请实施例提供的一种提高高速链路损耗评估精度的系统，能够实现第一方面的方法，并取得相同的效果。
附图说明
此处的附图被并入说明书中并构成说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为本申请实施例提供的一种提高高速链路损耗评估精度的方法流程图；
图2为本申请实施例采用的UPI2.0链路互联示意图；
图3为本申请实施例各阻抗变量组合生成的链路方案；
图4为对图3中各链路方案模拟分析得到的链路损耗数据；
图5为采用UPM方法得到的链路损耗数据分析图；
图6为本申请实施例提供的一种提高高速链路损耗评估精度的系统结构示意图。
附图标记：
1-链路方案生成模块，2-链路方案仿真模块，3-链路损耗分析模块。
具体实施方式
为使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
为了方便对实施例的理解，下面对实施例中涉及的缩略词和关键术语予以解释和说明。
UPM：Unit Per Million，百万分之一；
LZ/NZ/HZ：低阻抗/普通阻抗/高阻抗；
UPI：Universal Peripheral Inter-face，通用外部接口。
图1示出了本发明实施例提供的一种提高高速链路损耗评估精度的方法流程图。
参照图1，本实施例的实现步骤如下：
S1、基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；
S2、对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；
S3、分析链路损耗数据，判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，
若最大链路损耗值小于规范损耗值，则整链路损耗评估完成；
若最大链路损耗值不小于规范损耗值，则优化整链路方案设计，重新对整链路方案进行无源仿真模拟。
具体的，所述步骤S1中，基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，其阻抗变量搭建具体采用低阻抗、普通阻抗及高阻抗三种阻抗值变量进行组合选配。步骤S1中所述生成各阻抗变量值组合的整链路方案，具体采用试验因子方式，生成各阻抗变量值组合的链路方案。所述步骤S3中，分析链路损耗数据，具体采用统计方式中的UPM方法，进行链路损耗数据分析，并以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗值。步骤S3中，优化整链路方案设计具体包括优化走线长度及单元允许损耗等。
本实施例方法在整链路损耗预估时，考虑包含芯片封装和传输通道PCB印制线上低阻抗、普通阻抗及高阻抗三种阻抗值变量，以试验因子方式，生成各阻抗变量值组合的整链路方案，并对各链路方案进行仿真模拟，收集其方案下对应的链路损耗数值，并以统计方式UPM方法进行链路损耗数据分析，以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗是否能满足规范损耗要求，提升了整链路损耗预估精度，提高了产品设计质量。
基于上述方案，下面以UPI2.0拓扑链路举例说明。
图2示出了UPI2.0链路互联示意图，参照图2，其信号链路规范损耗要求指标为-36dB损耗。为模拟评估当前UPI2.0链路在18英寸总长度下的链路损耗，将拓扑中芯片封装和PCB印制线的阻抗以LZ/NZ/HZ三种阻抗值进行组合选配，组合生成如图3中所示的链路方案组合形式，并对各链路方案进行模拟分析，汇总得到各方案链路下的链路损耗数据如图4中所示。基于各方案链路下的链路损耗数据，利用统计UPM分析方法进行损耗后处理分析，以拟合链路损耗数据进行百万个方案变量数据后处理分析，得到最差方案下的链路损耗为-35.12dB,满足规范要求的-36dB范围之内，链路损耗数据分析图如图5中所示。因此，本实施方法可较好的覆盖实际生产时阻抗偏差带来的信号反射对通道传输损耗的影响，提升信号链路的损耗评估质量。
基于上述一种提高高速链路损耗评估精度的方法，本实施例还相应提供了一种提高高速链路损耗评估精度的系统。
参照图6，本实施例的一种提高高速链路损耗评估精度的系统，包括链路方案生成模块1、链路方案仿真模块2及链路损耗分析模块3；
所述链路方案生成模块1用于基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；
所述链路方案仿真模块2用于对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；
所述链路损耗分析模块3用于分析链路损耗数据，并判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，若最大链路损耗值小于规范损耗值，则整链路损耗评估合格；若最大链路损耗值不小于规范损耗值，则优化整链路方案设计，通过链路方案生成模块生成新的整链路方案，并通过链路方案仿真模块对新的整链路方案进行无源仿真模拟。
具体的，所述链路方案生成模块1基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，其阻抗变量搭建具体采用低阻抗、普通阻抗及高阻抗三种阻抗值变量进行组合选配。链路方案生成模块生成各阻抗变量值组合的整链路方案，具体采用试验因子方式，生成各阻抗变量值组合的链路方案。
进一步的，所述链路损耗分析模块3分析链路损耗数据，具体采用统计方式中的UPM方法进行链路损耗数据分析，并以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗值。当最大链路损耗值不小于规范损耗值时，具体采用优化走线长度及单元允许损耗等方式优化整链路方案设计。
以上所述仅为本发明的较佳实施例而已，并不用以限定本发明，对于本技术领域的技术人员来说，在不脱离本发明原理的前提下所作的任何修改、改进和等同替换等，均包含在本发明的保护范围内。

Claims (9)

1.一种提高高速链路损耗评估精度的方法，其特征在于，包括以下步骤：
基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；
对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；
分析链路损耗数据，判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，
若最大链路损耗值小于规范损耗值，则整链路损耗评估完成；
若最大链路损耗值不小于规范损耗值，则优化整链路方案设计，重新对整链路方案进行无源仿真模拟。
2.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，其阻抗变量搭建具体采用低阻抗、普通阻抗及高阻抗三种阻抗值变量进行组合选配。
3.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述生成各阻抗变量值组合的整链路方案，具体采用试验因子方式，生成各阻抗变量值组合的链路方案。
4.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述分析链路损耗数据，具体采用统计方式中的UPM方法进行链路损耗数据分析，并以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗值。
5.根据权利要求1所述的一种提高高速链路损耗评估精度的方法，其特征在于，所述优化整链路方案设计具体包括优化走线长度及单元允许损耗。
6.一种提高高速链路损耗评估精度的系统，其特征在于，所述系统包括链路方案生成模块、链路方案仿真模块及链路损耗分析模块；
所述链路方案生成模块用于基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，生成各阻抗变量值组合的整链路方案；
所述链路方案仿真模块用于对整链路方案进行无源仿真模拟，并收集其方案下对应的链路损耗数据；
所述链路损耗分析模块用于分析链路损耗数据，并判断在各种阻抗变换组合下的最大链路损耗值是否满足规范损耗值，若不满足，则优化链路方案设计，通过链路方案生成模块生成新的整链路方案，并通过链路方案仿真模块对新的整链路方案进行无源仿真模拟。
7.根据权利要求6所述的一种提高高速链路损耗评估精度的系统，其特征在于，所述链路方案生成模块基于典型阻抗、芯片封装及PCB印制线的阻抗变量搭建工程链路，其阻抗变量搭建具体采用低阻抗、普通阻抗及高阻抗三种阻抗值变量进行组合选配。
8.根据权利要求6所述的一种提高高速链路损耗评估精度的系统，其特征在于，所述链路方案生成模块生成各阻抗变量值组合的整链路方案，具体采用试验因子方式，生成各阻抗变量值组合的链路方案。
9.根据权利要求6所述的一种提高高速链路损耗评估精度的系统，其特征在于，所述链路损耗分析模块分析链路损耗数据，具体采用统计方式中的UPM方法进行链路损耗数据分析，并以此查看链路损耗在百万个阻抗变化组合方案下的最大链路损耗值。
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