CN112000276A - 一种内存条 - Google Patents

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Abstract

本申请实例提供一种内存条，包括：控制芯片、至少一个数据闪存芯片、至少两个内存颗粒和至少一个非易失性存储器颗粒，其中，每个数据闪存芯片连接至少一个内存颗粒和连接至少一个非易失性存储器颗粒，控制芯片分别连接所有数据闪存芯片和所有内存颗粒，内存条还连接至少一个电容；控制芯片，用于发送控制命令；每个数据闪存芯片，用于根据控制芯片的控制命令，进行各自连接的内存颗粒和非易失性存储器之间的数据处理。本申请的内存条能在有限的空间下，尽可能大地扩展容量，处理速度更快。

Description

一种内存条
技术领域
本申请涉及计算机存储技术领域，尤其涉及一种内存条。
背景技术
内存(memory)又称主存，是中央处理器(Central Processing Unit，CPU)能直接寻址的存储空间，由半导体器件制成。
内存是计算机中的主要部件，平常使用的程序，如Windows操作系统、打字软件、游戏软件等，一般都是安装在硬盘等外存上的，但仅此是不能使用其功能的，必须把它们调入内存中运行，才能真正使用其功能。例如，平时输入一段文字，或玩一个游戏，其实都是在内存中进行的。通常把要永久保存的、大量的数据存储在外存上，而把一些临时的或少量的数据和程序放在内存上，因此，内存的好坏会直接影响计算机的运行速度。
内存一般采用半导体存储单元，包括随机存储器(random access memory，RAM)、只读存储器(Read-Only Memory，ROM)、高速缓存(CACHE)。只不过因为RAM是其中最重要的存储器。同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)、双倍速率(Double Data Rate，DDR)RAM。
非易失性双列直插式内存模块(non-volatile dual in-line memory module，NVDIMM)是一种用于计算机的可随机存取的非易失性存储器。非易失性存储器是即使断电也能保留其内容的内存，这包括意外断电、系统崩溃或正常关机。NVDIMM在某些情况下可以改善应用程序的性能、数据安全性和系统崩溃恢复时间。这增强了固态硬盘(Solid StateDisk，SSD)的耐用性和可靠性。
NVDIMM-N内存条，是一种将DDR4 DRAM内存与闪存融合在了一起的内存条，运用闪存做数据备份以防掉电。
如图1所示，为现有技术一种NVDIMM-N内存条的架构结构图，所述NVDIMM-N内存条通过安装在服务器内存插槽中。从硬件角度来看，NVDIMM-N内存条1连接服务器的中央处理器(central processing unit，CPU)2和电源3，NVDIMM-N内存条1的内部包括NVDIMM控制器110、多个动态随机存取存储器(Dynamic Random Access Memory，DRAM)111、闪存112和电源适配器113，所述NVDIMM控制器110分别连接所述多个DRAM111和闪存112，电源适配器113连接服务器的供电电源。这种NVDIMM-N内存条，当意外断电能将内存的数据快速写入颗粒中，来降低数据丢失等损失，非常适合企业级或对数据有高要求的用户选择。
但是因为要断电保护，需要在断电时把内存DRAM的东西备份到闪存，在电力恢复时把闪存的内容复制到内存DRAM里。这样，NVDMM-N控制器和闪存颗粒挤占内存DRAM颗粒的空间，所以NVDIMM-N内存条的容量会小，内存DRAM颗粒只能占整个NVDIMM-N面积的大概一半，因此，NVDIMM-N内存条存在容量太小应用问题。
发明内容
本申请实例提供内存条，能在有限的空间下，尽可能大的扩展容量。
本申请的一方面提供一种内存条，包括：控制芯片、至少一个数据闪存芯片、至少两个内存颗粒和至少一个非易失性存储器颗粒，其中，每个数据闪存芯片连接至少一个内存颗粒和连接至少一个非易失性存储器颗粒，所述控制芯片分别连接所有数据闪存芯片和所有内存颗粒，所述内存条还连接至少一个电容；
所述控制芯片，用于发送控制命令；
所述每个数据闪存芯片，用于根据所述控制芯片的控制命令，进行各自连接的内存颗粒和非易失性存储器之间的数据处理。
可选地，所述控制命令包括数据备份命令和数据读取命令，其中，
为发送控制命令，所述控制芯片用于当异常断电时，在所述电容的供电下，向所述每个数据闪存芯片发送所述数据备份命令和向所述每个内存颗粒发送数据读取命令；
每个内存颗粒，用于在所述电容的供电下，根据所述数据读取命令将其数据发送至数据信号线上；
为进行所述内存颗粒和所述非易失性存储器之间的数据处理，所述每个数据闪存芯片，用于在所述电容的供电下，根据所述数据备份命令从所述数据信号线上获取其连接的内存颗粒发送的数据并写入到其连接的所述至少一个非易失性存储器。
可选地，所述每个数据闪存芯片还用于在所述控制芯片发送所述数据读取命令之前，确认其连接的所述非易失性存储器是否能存储数据；当所述每个数据闪存芯片确认其连接的所述非易失性存储器能存储数据时，向所述控制芯片发送备份准备完成消息。
可选地，所述控制命令包括数据恢复命令和数据写入命令，其中，
为发送控制命令，所述控制芯片，用于当恢复电力时，向所述每个数据闪存芯片发送所述数据恢复命令和向所述每个内存颗粒发送所述数据写入命令；
为进行所述内存颗粒和所述非易失性存储器之间的数据处理，所述每个数据闪存芯片，用于在恢复电力的情况下根据所述数据恢复命令从其连接的至少一个非易失性存储器读取数据并将读取的数据发送到数据信号线上；
所述每个内存颗粒，用于在恢复电力的情况下根据所述数据写入命令从所述数据信号线上获取其连接的数据闪存芯片发送的数据并写入其内部。
可选地，所述每个数据闪存芯片，还用于在所述控制芯片向所述每个内存颗粒发送所述数据写入命令之前，确定其连接的所述非易失性存储器是否已准备完数据恢复，如果所述非易失性存储器已准备完数据恢复，向所述控制芯片发送数据恢复准备完成消息。
可选地，所述控制芯片包括至少一个控制PIN脚与数据控制芯片相连，所述内存条还包括至少一个多路选择开关，这个开关选择是CPU还是控制芯片来读取内存颗粒连接。
可选地，所述每个内存颗粒的数据存储到所述至少一个非易失性存储器的位置是对应的；或，所述每个内存颗粒的数据存储到所述至少一个非易失性存储器被写入数据序列的固定位置。
可选地，所述控制芯片还用于根据所有内存颗粒的数量和性能和所述数据闪存芯片的数量和处理能力确定流控速率。
可选地，每个非易失性存储器的存储容量大于其连接的数据闪存芯片所连接的所有内存颗粒的存储容量。
可选地，所述控制芯片通过串并SerDes总线与所述每个数据闪存芯片连接。
上述描述的内存条，将数据信号和控制信号分开由两个芯片管理：控制芯片负责输出控制信号，数据闪存芯片负责数据处理，则非易失性存储器与内存颗粒的数据信号不再通过控制芯片传输，这大大减少内存颗粒到控制芯片的连线，也减小了控制芯片尺寸，从而给内存颗粒更多的面积，也改善了在中央位置的布线拥挤，信号传输速度也提高。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的一种内存条的结构示意图。
图2为本申请一个实例的一种内存条的结构示意图。
图3为本申请另一个实例的另一种内存条的结构示意图。
图4为本申请另一个实例的另一种内存条的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实例是本申请一部分实例，而不是全部的实例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
如图2所示，为本申请一个实施例的一种内存条的结构示意图，内存条10可以用于各种计算机或服务器，例如，笔记本计算机或台式机计算机，所述内存条10可以连接电容11和CPU12，所述电容11用于在断电时向所述内存条10供电，例如，当异常断电时，所述电容11可以供电所述内存条10工作一段时间，工作时间视所述电容11的大小而定，在恢复电力时，所述电容11可以利用电源进行充电。
所述内存条10可以是一种非易失性内存(NVDIMM-N)。
如图2所示，所述内存条10包括控制芯片101、至少一个数据闪存芯片、至少两个内存颗粒和至少一个非易失性存储器106，其中，每个数据闪存芯片连接至少两个内存颗粒和连接至少一个非易失性存储器106，所述控制芯片101连接所有数据闪存芯片和所有内存颗粒，例如，所述控制芯片101通过多路选择开关(multiplexer，MUX)108连接所有内存颗粒。
其中，所述控制芯片101可以称为主控制芯片，例如，可以为NVDIMM控制芯片。所述数据闪存芯片可以称为数据芯片，例如，可以为NVIDMM数据闪存芯片。
例如，如图3所示，为本申请另一个实施例的另一种内存条的结构示意图，所述至少一个数据闪存芯片包括第一数据闪存芯片102和第二数据闪存芯片103，所述第一数据闪存芯片102连接四个内存颗粒104，所述第二数据闪存芯片103连接四个内存颗粒105。
在本申请的另一个实施例中，所述内存颗粒104、105可以为Memory颗粒或DDR颗粒或DRAM颗粒或SDRAM颗粒，本实例并不限定。
在本申请的另一实例中，所述非易失性存储器106可以称为Flash闪存，所述第一非易失性存储器106也可以为一个或多个，每个数据闪存芯片还连接至少一个所述第一非易失性存储器106。例如，如图3所示，所述第一数据闪存芯片102连接至少一个第一非易失性存储器106，所述第二数据闪存芯片103连接至少一个第二非易失性存储器107。
在本申请的另一实例中，每个非易失性存储器包括矩阵式的非易失性存储单元，例如2、4、8，n个非易失性存储单元，n为2的幂数。
在本申请的另一个实施例中，每个非易失性存储器的存储容量大于其连接的数据闪存芯片所连接的所有内存颗粒的存储容量，例如，每个非易失性存储器的存储容量为其连接的数据闪存芯片所连接的所有内存颗粒的存储容量1.5，2、3、4或5倍。
例如，当所述内存条10只有一个非易失性存储器106，所述第一非易失性存储器106存储容量大于所有内存颗粒的存储容量，例如，非易失性存储器106的存储容量是所有内存颗粒的存储容量1.5，2、3、4或5倍。当所述内存条10包括所述第一非易失性存储器106和第二非易失性存储器107，所述第一非易失性存储器106存储容量大于所述第一数据闪存芯片102所连接的所有内存颗粒的存储容量，所述第二非易失性存储器107存储容量大于所述第二数据闪存芯片103所连接的所有内存颗粒的存储容量，例如，第一非易失性存储器106和所述第二非易失性存储器107的存储容量分别是其连接所有内存颗粒的存储容量1.5，2、3、4或5倍。
在本申请的另一个实施例中，所述控制芯片101通过串行并行(Serializer/Deserializer，SerDes)总线与所述每个数据闪存芯片连接，例如，所述控制芯片101通过SerDes总线分别与所述第一数据闪存芯片102和所述第二数据闪存芯片103连接。
所述控制芯片101，用于发送控制命令，例如，用于向每个数据闪存芯片发送控制命令和向每个内存颗粒发送数据处理控制命令，例如，所述控制命令包括DDR地址和/或时钟，数据备份命令或数据恢复命令，所述数据处理控制命令包括数据读取命令和数据写入命令。
所述每个数据闪存芯片，用于根据所述控制芯片101的控制命令，进行所述数据闪存芯片连接的内存颗粒和非易失性存储器之间的数据处理，例如，异常断电时，所述每个数据闪存芯片根据所述控制芯片101发布的数据备份命令将其连接的内存颗粒的数据备份到其连接的对应的非易失性存储器以实现数据备份处理，电力恢复时，根据所述控制芯片101发布的数据恢复命令将其连接的非易失性存储器的数据恢复到其连接的对应的内存颗粒以实现数据恢复处理。
例如，所述控制芯片101用于当异常断电时通过所述多路选择开关108向其连接的内存颗粒发送数据读取命令(例如，DDR读取命令)，以便该内存颗粒将其数据发送到数据信号线上，以便连接该数据颗粒的数据闪存芯片从该数据信号线上读取数据并写入到该数据闪存芯片连接的非易失性存储器中。
所述控制芯片101用于当电力恢复时通过所述多路选择开关108向其连接的内存颗粒发送数据写入命令(例如，DDR写入命令)，当数据闪存芯片将其连接的非易失性存储器中的数据发送到数据信号线上时，该内存颗粒根据数据写入命令从该数据信号线上读取数据并写入其内部。
因此，上述实施例描述的内存条，将数据信号和控制信号分开由两个芯片管理：控制芯片负责输出控制信号，数据闪存芯片负责数据处理，则非易失性存储器与内存颗粒的数据信号不再通过控制芯片传输，这大大减少内存颗粒到控制芯片的连线，也减小了控制芯片尺寸，从而给内存颗粒更多的面积，也改善了在中央位置的布线拥挤，信号传输速度也提高。
而且，上述内存条还可以根据内存颗粒的摆放位置，选择数据闪存芯片和它所接的闪存颗粒的位置。这样可以把靠近双列直插式存储模块(Dual-Inline-Memory-Modules，DIMM)槽的位置留给内存颗粒，数据闪存芯片和它所接的闪存颗粒可以放在远离DIMM槽的地方。这样，内存颗粒可以有更大的面积，可以放两行，从而也增大了内存条的容量。
数据闪存芯片和控制芯片总线采用SerDes，从而速度更快，信号的数量也少并且具有扩展性。
本实施例的内存条可以采用流控技术，达到高带宽，低延迟，从而减少对超级电容的容量要求。
本实施例的内存条中，每个数据闪存芯片接多个闪存颗粒，达到更高的带宽，速度更快，从而减少对超级电容的容量要求。
在本申请的另一个实施例中，内存条10的初始化过程可以如下所述。
数据闪存芯片和控制芯片101处在复位状态。
数据闪存芯片和控制芯片101离开复位状态，开始自初始化，设置控制参数，模拟和I/O初始化在准备状态。
控制芯片101被设置成写入训练状态：控制芯片101先通过控制芯片101和数据闪存芯片之间的总线通知数据闪存芯片写入训练，然后主机(HOST)侧的DDR控制器驱动DDR控制信号发出写入命令给控制芯片101，然后控制芯片101通知数据闪存芯片准备接受数据以及向内存颗粒发送DDR读取命令，内存颗粒根据DDR读取命令将其数据发送到DDR数据线上，数据闪存芯片从所述DDR数据线上截取数据并写入对应的非易失性存储器。
下一步控制芯片101被HOST设置成读取训练状态：控制芯片101先通过控制芯片101和数据闪存芯片之间的总线通知数据闪存芯片读取训练。数据闪存芯片收到控制芯片101的训练命令后，从非易失性存储器读取数据并发送到DDR数据线上，内存颗粒根据控制芯片101发出的DDR写入命令从DDR数据线上读取数据并写入其内部。
最后一步，Host端读取DDR内存数据来确认。
然后重复这过程，次数预先设定。期间，数据闪存芯片要设定不同的内部参数。HOST获得数据后，进行比较，最后设定控制芯片101最优数据参数，控制芯片101再通过内部总线告知数据闪存芯片。
当内存条异常断电时，数据断电时的备份过程可以如下所述。
所述控制芯片101，用于接收所述内存条10连接的设备硬件发送的异常断电通知，根据所述异常断电通知确定异常断电。例如，所述控制芯片101，用于接收CPU12的硬件发送的异常断电通知，根据该异常断电通知可以确定当前异常断电，则所述内存条10需要由所述电容11供电。
所述控制芯片101，用于当异常断电时，在所述电容11的供电下，向所述每个数据闪存芯片发送读取各自连接的内存颗粒的做数据备份命令。例如，所述控制芯片101向所述第一数据闪存芯片102发送读取所述第一数据闪存芯片102连接的内存颗粒104的数据备份命令；所述控制芯片101向所述第二数据闪存芯片103发送读取所述第二数据闪存芯片103连接的内存颗粒105的数据备份命令。
在本申请的另一实例中，所述控制芯片101根据所有内存颗粒的数量和性能和所述数据闪存芯片的数量和处理能力确定流控速率，例如，所述内存颗粒的性能包括读/写数据的速率的最小值和最大值，所述数据闪存芯片的处理能力包括处理命令或数据的速率的最小值和最大值，所述流控速率包括控制芯片发送控制命令的速率和/或数据闪存芯片处理命令和/或数据的速率。
每个数据闪存芯片，用于当异常断电时，在所述电容11的供电下，根据所述数据备份命令从其连接的内存颗粒读取数据并写入到其连接的所述至少一个非易失性存储器。例如，对于图2的内存条，所述第一数据闪存芯片102用于当异常断电时，在所述电容11的供电下，根据所述数据备份命令从其连接的内存颗粒104读取数据并写入到其连接的所述第一非易失性存储器106中，所述第二数据闪存芯片103用于当异常断电时，在所述电容11的供电下，根据所述数据备份命令从其连接的内存颗粒105读取数据并写入到其连接的所述第一非易失性存储器106中。对于图3的内存条，所述第二数据闪存芯片103用于当异常断电时，在所述电容11的供电下，根据所述数据备份命令从其连接的内存颗粒105读取数据并写入到所述非易失性存储器107。
例如，当异常断电时，所述控制芯片101发送数据备份命令给每个数据闪存芯片(例如所述第一数据闪存芯片102和所述第二数据闪存芯片103)，每个数据闪存芯片确认其连接的非易失性存储器是否可以存储数据，例如，每个数据闪存芯片判断其连接的非易失性存储器是否故障，当该非易失性存储器未故障时，确定该非易失性存储器可以存储数据，或者，每个数据闪存芯片判断其连接的非易失性存储器的剩余容量是否大于等于阈值，当大于等于阈值时，确定该非易失性存储器可以存储数据。当数据闪存芯片确认其连接的非易失性存储器可以存储数据时，向所述控制芯片101发送备份准备完成消息，然后所述控制芯片101发送DDR读取命令给所述数据闪存芯片连接的内存颗粒，该内存颗粒将其数据发送到数据信号线上，然后所述数据闪存芯片从所述数据信号线上截取该内存颗粒的数据，并写到所述数据闪存芯片连接的且可以存储数据的非易失性存储器上。
例如，以所述第一数据闪存芯片102为例，当异常断电时，所述控制芯片101发送数据备份命令给所述第一数据闪存芯片102，所述第一数据闪存芯片102确认其连接的非易失性存储器106是否可以存储数据，例如，所述第一数据闪存芯片102判断其连接的非易失性存储器106是否故障，当该非易失性存储器106未故障时，确定该非易失性存储器106可以存储数据，或者，所述第一数据闪存芯片102判断其连接的非易失性存储器106的剩余容量是否大于等于阈值，当大于等于阈值时，确定该非易失性存储器106可以存储数据。当所述第一数据闪存芯片102确认其连接的非易失性存储器106可以存储数据时，向所述控制芯片101发送备份准备完成消息，然后所述控制芯片101通过所述多路选择开关108发送DDR读取命令给所述第一数据闪存芯片102连接的内存颗粒104，该内存颗粒104将其数据发送到数据信号线上，然后所述第一数据闪存芯片102从所述数据信号线上截取该内存颗粒104的数据，并写到所述第一数据闪存芯片102连接的且可以接受数据的非易失性存储器106上。
例如，控制芯片101进一步包括发送单元和命令队列处理单元，所述发送单元用于以一定的顺序发出写入命令到命令队列；所述命令队列处理单元用于根据所述写入命令产生闪存写入命令，并通过内部总线(例如，SerDes总线)将所述闪存写入命令发到每个数据闪存芯片，其中，所述闪存写入命令用于指示进行数据备份。
每个数据闪存芯片包括相互连接的接收单元、发送单元、数据抓取单元、存储单元和闪存控制器。
数据闪存芯片的接收单元用于收到所述闪存写入命令后，将所述闪存写入命令放到其命令队列中；数据闪存芯片的发送单元用于通过内部总线向所述控制芯片101回复准备完成确定信息，所述准备完成确定信息用于指示数据闪存芯片已经准备完成，可以执行后续操作。
所述控制芯片101用于在收到准备完成确定信息后，向数据闪存芯片发送数据备份命令和向所述数据闪存芯片连接的内存颗粒发送DDR读取命令。
所述内存颗粒根据所述DDR读取命令将其数据发送的数据信号线上。
所述接收单元还用于接收所述数据备份命令；所述数据抓取单元用于根据数据备份命令从数据闪存芯片连接的内存颗粒抓取数据，即从所述数据信号线上抓取数据，并放入于存储单元中；所述存储单元用于存储所抓取的数据，并将所抓取的数据发给所述闪存控制器；所述发送单元还用于向所述控制芯片101发送抓取完成命令；所述闪存控制器用于将所抓取的数据写入到所述数据闪存芯片连接的非易失性存储器，例如，所述非易失性存储器为闪存。
在本申请的另一实例中，每个内存颗粒的数据存储到非易失性存储器的位置是对应的。例如，数据闪存芯片将其连接的每个内存颗粒的数据存储到每个内存颗粒在所述非易失性存储器的固定位置，例如，有1、2、3、…、k个内存颗粒，非易失性存储器的存储位置有232位，每个内存颗粒在非易失性存储器有对应的存储位置，具体物理地址是个映射表管理的，不再赘述。
在本申请的另一实例中，每个内存颗粒的数据存储到非易失性存储器的位置是根据每个内存颗粒的地址或数据闪存芯片的PIN脚的序列号进行区分，例如，所述第一数据闪存芯片102分别连接4个内存颗粒104，所述第一数据闪存芯片102将每个内存颗粒104的数据存储到非易失性存储器106时，存储位置与该内存颗粒连接的所述第一数据闪存芯片102的PIN脚的序列号对应。
当恢复电力时，Host下命令给所述控制芯片101，所述控制芯片101向所述每个数据闪存芯片发送数据恢复命令和向内存颗粒发送DDR写入命令。例如，所述控制芯片101用于分别向所述第一数据闪存芯片102和所述第二数据闪存芯片103发送数据恢复命令，以及向所述第一数据闪存芯片102连接的内存颗粒104和所述第二数据闪存芯片103连接的内存颗粒105发送DDR写入命令。
所述每个数据闪存芯片，还用于在恢复电力的情况下根据所述数据恢复命令从其连接的至少一个非易失性存储器读取数据并将读取的数据写入其连接的内存颗粒。
例如，对于图2的内存条，所述第一数据闪存芯片102用于在恢复电力的情况下根据所述数据恢复命令从所述第一非易失性存储器106读取数据并将读取的数据写入其连接的内存颗粒104；所述第二数据闪存芯片103用于在恢复电力的情况下根据所述数据恢复命令从所述第一非易失性存储器106读取数据并将读取的数据写入其连接的内存颗粒105。对于图3的内存条，所述第一数据闪存芯片102用于在恢复电力的情况下根据所述数据恢复命令从所述第一非易失性存储器106读取数据并将读取的数据写入其连接的内存颗粒104；所述第二数据闪存芯片103用于在恢复电力的情况下根据所述数据恢复命令从所述第二非易失性存储器107读取数据并将读取的数据写入其连接的内存颗粒105。
所述控制芯片101的所述发送模块通过内部总线向每个数据闪存芯片发送闪存读取命令，所述闪存读取命令用于指示进行数据恢复。
数据闪存芯片的接收单元用于在收到所述闪存读取命令后，将所述闪存读取命令放入其命令队列，并发所述命令队列。
数据闪存芯片的闪存控制器根据所述闪存读取命令确定其连接的非易失性存储器是否准备完数据恢复，例如，确定所述非易失性存储器是否故障，如果没有故障，确定所述非易失性存储器准备完数据恢复，例如，所述非易失性存储器可以为闪存。
所述数据闪存芯片确定其连接的非易失性存储器已准备完数据恢复时，向控制芯片101发送指示数据恢复准备完成消息的指示信息。
所述控制芯片101收到所述指示信息后，通过多路选择开关108向所述数据闪存芯片连接的内存颗粒发送DDR写入命令。
所述数据闪存芯片根据所述数据恢复命令从其连接的非易失性存储器获取数据并发送到数据信号线上。
所述数据闪存芯片连接的所述内存颗粒根据DDR写入命令从所述数据信号线上获取数据并写入其内部，例如，所述内存颗粒将获取的数据写入到其内部存储单元。
所述数据闪存芯片向所述控制芯片101发送数据恢复完成命令。
由于每个内存颗粒在非易失性存储器存储的位置是对应的，例如固定的，所以，在恢复电力时，数据闪存芯片能将非易失性存储器存储的数据写入到发生断电异常时对应的内存颗粒，即内存颗粒的数据得以恢复。
因此，上述实施例描述的内存条，每个内存颗粒不再都连接到一个控制芯片，而是通过控制芯片和数据闪存芯片将命令和数据分开，所以可以大大减少内存颗粒到控制芯片的连线，也减小了控制芯片芯片尺寸，从而给内存颗粒更多的面积，也改善了在中央位置的布线拥挤，信号质量也提高。因此，该内存条的容量可以大大提高，且信号传输速率不受连线长短的影响。
如图4所示，为本申请另一实例的一种内存条的结构示意图，所述内存条30可以连接电容31和CPU32，所述电容31用于在断电时向所述内存条30供电，例如，当异常断电时，所述电容31可以供电所述内存条30工作一段时间，工作时间视所述电容31的大小而定，在恢复电力时，所述电容31可以利用电源进行充电。
所述内存条30可以是一种非易失性内存(NVDIMM-N)。
所述内存条30包括一个控制芯片301、至少两个数据闪存芯片、至少一个多路选择开关(multiplexer，MUX)306、至少两个内存颗粒和至少两个非易失性存储器，其中，每个数据闪存芯片通过数据链路连接至少两个内存颗粒和连接至少一个非易失性存储器，所述控制芯片301与所述每个数据闪存芯片连接，例如，所述控制芯片301通过SerDes总线与所述每个数据闪存芯片连接，所述控制芯片301还通过所述多路选择开关306连接所有内存颗粒。
例如，所述至少两个数据闪存芯片包括：第一数据闪存芯片302、第二数据闪存芯片303、第三数据闪存芯片304和第四数据闪存芯片305，所述非易失性存储器为多个Flash。
所述控制芯片301通过SerDes总线分别与所述第一数据闪存芯片302、所述第二数据闪存芯片303、所述第三数据闪存芯片304和所述第四数据闪存芯片305连接。所述控制芯片301还包括控制PIN脚，所述控制芯片301通过该控制PIN脚与所述多路选择开关306连接，所述多路选择开关306分别连接每个内存颗粒，例如，所述多路选择开关306连接多个内存颗粒。
所述第一数据闪存芯片302、所述第二数据闪存芯片303和所述第三数据闪存芯片304均分别连接至少两个内存颗粒和连接至少一个的Flash，所述第四数据闪存芯片305连接至少两个内存颗粒和连接至少一个的Flash。
每个MUX连接至少两个内存颗粒，所述控制芯片301通过MUX与内存颗粒连接，每个MUX连接的内存颗粒数量可以预先设定。
在本申请的另一实例中，所述内存颗粒可以为RDIMM颗粒或SDRAM颗粒，本实例并不限定。
在本申请的另一实例中，所述非易失性存储器可以称为Flash闪存，所述非易失性存储器也可以为一个或多个，每个数据闪存芯片连接至少一个所述非易失性存储器。在本申请的另一实例中，每个非易失性存储器包括矩阵式的非易失性存储单元，例如2、、4、…、n个非易失性存储单元，n为大于等于2的幂数，例如n＝8。
在本申请的另一实例中，每个非易失性存储器的存储容量大于其连接的数据闪存芯片所连接的所有内存颗粒的存储容量，例如，每个非易失性存储器的存储容量为其连接的数据闪存芯片所连接的所有内存颗粒的存储容量1.5，2、3、4或5倍。
所述控制芯片301，用于接收所述内存条30连接的设备硬件发送的异常断电通知，根据所述异常断电通知确定异常断电。例如，所述控制芯片301，用于接收CPU32的硬件发送的异常断电通知，根据该异常断电通知可以确定当前异常断电，则所述内存条30需要由所述电容31供电。
所述控制芯片301，用于当异常断电时，在所述电容31的供电下，向所述每个数据闪存芯片发送读取其连接的内存颗粒的数据备份命令和向每个内存颗粒发送数据读取命令。例如，所述控制芯片301分别向所述第一数据闪存芯片302、所述第二数据闪存芯片303、所述第三数据闪存芯片304和所述第四数据闪存芯片305发送数据备份命令。在本申请的另一实例中，所述控制芯片301按照流控速率发送所述数据备份命令，例如，所述控制芯片301根据所有内存颗粒的数量和性能和所述数据闪存芯片的数量和处理能力确定流控速率。
每个内存颗粒，用于根据所述数据读取命令(例如，DDR读取命令)将其内部的数据发送到数据信号线上，例如，DDR数据线上。
每个数据闪存芯片，用于当异常断电时，在所述电容31的供电下，根据所述数据备份命令从其连接的内存颗粒读取数据并写入到其连接的所述至少一个非易失性存储器，即从数据信号线上截取数据并写入到其连接的所述至少一个非易失性存储器。例如，所述第一数据闪存芯片302、所述第二数据闪存芯片303和/或所述第三数据闪存芯片304用于当异常断电时，在所述电容31的供电下，根据所述数据备份命令分别从数据信号线上截取其连接的至少两个内存颗粒的数据并写入到各自连接的至少两个Flash中。例如所述第四数据闪存芯片305用于当异常断电时，在所述电容31的供电下，根据所述数据备份命令从数据信号线上截取其连接的至少内存颗粒的数据并写入到所述第四数据闪存芯片305连接的至少一个Flash中。
在本申请的另一实例中，每个内存颗粒的数据存储到非易失性存储器的位置是对应的。例如，数据闪存芯片将其连接的每个内存颗粒的数据存储到每个内存颗粒在所述非易失性存储器的固定位置，例如，有1、2、3、…、k个内存颗粒，非易失性存储器的存储位置有232位，每个内存颗粒在非易失性存储器有对应的固定存储位置，例如，所述非易失性存储器的第1-32位存储位置用于存储第1个内存颗粒的数据，所述非易失性存储器的第33-64位存储位置用于存储第2个内存颗粒的数据，等等，不再赘述。
在本申请的另一实例中，数据闪存芯片将其连接的每个内存颗粒的数据存储到所述每个内存颗粒在所述非易失性存储器的写入数据序列的固定位置，例如所述非易失性存储器在写入数据时是采用数据序列写入，所述非易失性存储器的写入数据序列的第1-32位用于写入第1个内存颗粒的数据，所述非易失性存储器的写入数据序列的第33-64位用于写入第2个内存颗粒的数据，等等，不再赘述。
在本申请的另一实例中，每个内存颗粒的数据存储到非易失性存储器的位置是根据每个内存颗粒的地址或数据闪存芯片的序列号进行区分，例如，所述第一数据闪存芯片302连接4个内存颗粒304，所述第一数据闪存芯片302将每个内存颗粒304的数据存储到Flash时，存储位置与该内存颗粒连接的所述第一数据闪存芯片302的连接序列号对应。
当恢复电力时，所述控制芯片301还用于向所述每个数据闪存芯片发送数据恢复命令和向内存颗粒发送数据写入命令(例如，DDR写入命令)。例如，所述控制芯片301用于分别向所述第一数据闪存芯片302、所述第二数据闪存芯片303、所述第三数据闪存芯片304和所述第四数据闪存芯片305发送数据恢复命令。
所述每个数据闪存芯片，还用于在恢复电力的情况下根据所述数据恢复命令从其连接的至少一个非易失性存储器读取数据并将读取的数据发送到数据信号线上，内存颗粒根据所述数据写入命令从数据信号线上读取数据并写入其内部。例如，所述第一数据闪存芯片302、所述第二数据闪存芯片303和/或所述第三数据闪存芯片304用于当恢复电力时，根据所述数据恢复命令分别从各自连接的至少两个Flash读取数据并发送到数据信号线上，各自连接的内存颗粒根据所述数据写入命令从数据信号线上读取数据并写入其内部。例如所述第四数据闪存芯片305用于恢复电力时，根据所述数据恢复命令从其连接的至少一个Flash读取数据并发送到数据信号线上，所述第四数据闪存芯片305连接的内存颗粒根据所述数据写入命令从数据信号线上读取数据并写入其内部。
由于每个内存颗粒在非易失性存储器存储(例如Flash)的映射位置是对应的，例如固定的，所以，在恢复电力时，数据闪存芯片能将非易失性存储器存储的数据写入到发生断电异常时对应的内存颗粒，即内存颗粒的数据得以恢复。
因此，上述实施例描述的内存条，每个内存颗粒不再都连接到一个控制芯片，而是通过数据闪存芯片进行分担，所以可以大大减少内存颗粒到控制芯片的连线，也减小了控制芯片芯片尺寸，从而给内存颗粒更多的面积，也改善了在中央位置的布线拥挤，信号质量也提高。因此，该内存条的容量可以大大提高，且信号传输速率不受连线长短的影响。
进一步，数据信号和控制信号分开由两个芯片管理：控制芯片负责输出控制命令，例如DDR命令、地址、时钟等DDR信号。数据闪存芯片负责DDR数据，例如异常断电时截取数据，电力恢复时恢复数据，从而信号传输速度更快。
进一步，所述控制芯片和所述数据闪存芯片的通讯总线是SerDes，从而速度更快，信号的数量也少并且具有扩展性。
上述实施例中，采用流控技术，达到高带宽，低延迟，从而减少对电容的容量要求。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实例技术方案的精神和范围。

Claims (10)

1.一种内存条，其特征在于，包括：控制芯片、至少一个数据闪存芯片、至少两个内存颗粒和至少一个非易失性存储器颗粒，其中，每个数据闪存芯片连接至少一个内存颗粒和连接至少一个非易失性存储器颗粒，所述控制芯片分别连接所有数据闪存芯片和所有内存颗粒，所述内存条还连接至少一个电容；
所述控制芯片，用于发送控制命令；
所述每个数据闪存芯片，用于根据所述控制芯片的控制命令，进行各自连接的内存颗粒和非易失性存储器之间的数据处理。
2.如权利要求1所述的内存条，其特征在于，所述控制命令包括数据备份命令和数据读取命令，其中，
为发送控制命令，所述控制芯片用于当异常断电时，在所述电容的供电下，向所述每个数据闪存芯片发送所述数据备份命令和向所述每个内存颗粒发送数据读取命令；
每个内存颗粒，用于在所述电容的供电下，根据所述数据读取命令将其数据发送至数据信号线上；
为进行所述内存颗粒和所述非易失性存储器之间的数据处理，所述每个数据闪存芯片，用于在所述电容的供电下，根据所述数据备份命令从所述数据信号线上获取其连接的内存颗粒发送的数据并写入到其连接的所述至少一个非易失性存储器。
3.如权利要求2所述的内存条，其特征在于，所述每个数据闪存芯片还用于在所述控制芯片发送所述数据读取命令之前，确认其连接的所述非易失性存储器是否能存储数据；当所述每个数据闪存芯片确认其连接的所述非易失性存储器能存储数据时，向所述控制芯片发送备份准备完成消息。
4.如权利要求1所述的内存条，其特征在于，所述控制命令包括数据恢复命令和数据写入命令，其中，
为发送控制命令，所述控制芯片，用于当恢复电力时，向所述每个数据闪存芯片发送所述数据恢复命令和向所述每个内存颗粒发送所述数据写入命令；
为进行所述内存颗粒和所述非易失性存储器之间的数据处理，所述每个数据闪存芯片，还用于在恢复电力的情况下根据所述数据恢复命令从其连接的至少一个非易失性存储器读取数据并将读取的数据发送到数据信号线上；
所述每个内存颗粒，用于在恢复电力的情况下根据所述数据写入命令从所述数据信号线上获取其连接的数据闪存芯片发送的数据并写入其内部。
5.如权利要求1所述的内存条，其特征在于，所述每个数据闪存芯片，还用于在所述控制芯片向所述每个内存颗粒发送所述数据写入命令之前，确定其连接的所述非易失性存储器是否已准备完数据恢复，如果所述非易失性存储器已准备完数据恢复，向所述控制芯片发送数据恢复准备完成消息。
6.如权利要求1所述的内存条，其特征在于，所述控制芯片包括至少一个控制PIN脚，所述内存条还包括至少一个多路选择开关，所述至少一个控制芯片PIN脚通过所述至少一个多路选择开关与所述所有内存颗粒连接。
7.如权利要求1-6任意一项所述的内存条，其特征在于，所述每个内存颗粒的数据存储到所述至少一个非易失性存储器的位置是对应的；或，所述每个内存颗粒的数据存储到所述至少一个非易失性存储器的数据序列的固定位置。
8.如权利要求1-6任意一项所述的内存条，其特征在于，所述控制芯片还用于根据所有内存颗粒的数量和性能和所述数据闪存芯片的数量和处理能力确定流控速率。
9.如权利要求1-6任意一项所述的内存条，其特征在于，每个非易失性存储器的存储容量大于其连接的数据闪存芯片所连接的所有内存颗粒的存储容量。
10.如权利要求1-6任意一项所述的内存条，其特征在于，所述控制芯片通过串并SerDes总线与所述每个数据闪存芯片连接。
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